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博碩士論文 etd-0114114-151336 詳細資訊
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論文名稱
Title
一種管線處理器控制單元之可構形設計的軟體實作
Software Implementation of a Configurable Design of Control Units of Pipeline Processors
系所名稱
Department
畢業學年期
Year, semester
語文別
Language
學位類別
Degree
頁數
Number of pages
72
研究生
Author
指導教授
Advisor
召集委員
Convenor
口試委員
Advisory Committee
口試日期
Date of Exam
2013-09-11
繳交日期
Date of Submission
2014-02-14
關鍵字
Keywords
管線化處理器、控制器、結構描述語言、電腦輔助設計、Verilog
Verilog, computer aided design, architecture description language, controller, pipeline processor
統計
Statistics
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中文摘要
中央處理器是電子設備以及電腦的主要裝置之一,而在處理器的組成中,控制器無疑在其中占有非常重要的部分。不同的處理器結構需要有不同的控制器設計組成,處理器設計者通常在控制器設計要做許多設計探索的功夫,本研究中,我們對於控制器設計需求進行自動化設計,我們提供一種控制器設計的描述方法,設計者可以易於表達其控制器的高階設計決策,透過自動化的設計產生,形成一個完整的處理器的控制器,在本研究中,我們發展了指令解碼器與控制訊號產生器的自動設計軟體。我們對精簡指令集電腦的管線處理器控制器設計進行了設計實驗,以驗證此自動化設計軟體的正確性。
Abstract
CPU(Central Processing Unit) is one of the important parts in an electric computer. Controller definitely plays an important role in the CPU. Different processor architectures require different design composition of their controllers. Processor designers usually spend lots of design exploration effort in controller designs. In this research, we carried out automated design of controller design. We provide a description method of controller designs. Designers can thus easily express their high-level design decisions of the controller. The controller design of a processor can then be generated via automated design generation. In this research, we developed automated generation software of instruction decoder and control signal generator. We carried out design experiments of controller designs of RISC pipeline processors to verify correct new of the automated design software.
目次 Table of Contents
論文審定書…………………………………………………………....……i
誌謝………………………………………………………………………ii
摘要………………………………………………………………………iii
Abstract………………………………………………………………iv
目錄………………………………………………………………………v
圖次……………………………………………………………………viii

第一章 導論………………………………………………………………1
1.1 研究動機……………………………………………………….1
1.2 研究背景……………………………………………………….1
1.3 研究目標……………………………………………………….4
1.4 論文大綱……………………………………………………….5
第二章 管線處理器的控制器產生方法…………………………………6
2.1 系統架構………………………………………………………..6
2.2 控制器敘述……………………………………………………..7
2.3 格式解碼器產生方法…………………………………………..9
2.3.1指令欄位資料生成流程………………………………….10
2.3.1.1欄位的類型…………………………………………11
2.3.1.2欄位資訊……………………………………………12
2.3.2解碼器實體生成流程圖. …………………………………12
2.4 控制器元件分析設計……………………………………….…13
2.4.1管線控制產生……………………………………………..14
2.4.1.1行為分割設計………………………………………14
2.4.2控制訊號器產生…………………………………………..15
2.4.2.1控制訊號器元件資料生成流程……………………15
2.4.2.2控制訊號器元件實體生成流程圖…………………16
2.5 非預期情況排除模組分析設計……………………………….17
2.5.1指令分枝預測模組分析…………………………………..17
2.5.2危障偵測訊號產生模組分析……………………………..18
2.5.3前饋訊號產生模組分析.………………………………….19
2.5.4例外處理模組分析………………………………………..19
2.5.5資料清理模組分析………………………………………..21
2.5.6訊號傳遞模組分析………………………………………..21
第三章 軟體實作設計…………………………………………………...22
3.1 軟體實作架構………………………………………………….22
3.2 格式解碼器產生軟體設計與使用………………………….…24
3.2.1 解碼器資料結構………………………………………….25
3.2.1.1 處理函數…………………………………………...25
3.2.1.2 資料生成函數……………………………………...25
3.2.2 欄位資料結構…………………………………………….25
3.2.3 元件資料結構…………………………………………….27
3.3 控制訊號器產生軟體設計與使用…………………………...27
3.3.1 控制訊號器資料結構………………………….…………28
3.3.2 資源資料結構………………………………………….…28
3.3.3 行為資料結構………………………………….…………29
3.3.4 行為轉換……………………………………………….…30
3.3.5 排程行為生成………………………………….…………31
3.4 軟體執行範例 ……………………………...…………………31
第四章 實驗與評量……………………………...………………………33
4.1 實驗規劃……………………………………...………………33
4.2 實驗設計………………………………………………...……33
4.3 實驗結果………………………………………………...……42
第五章 結論……………………………………………………...………49
參考文獻………………………………………………………….………50
附錄1 實驗外部描述檔...……………………………………….………52
附錄2 實驗產生的Verilog檔案..……………………………….………52
參考文獻 References
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