本論文之主旨乃為探討重新佈線晶圓等級晶粒尺寸封裝體之設計與製造。隨著凸塊製程能力漸趨普及，晶圓等級晶粒尺寸封裝體已漸成為低I/O數之IC封裝主流。由於高效能類比電子元件對電導性之要求較高，須通過較大的電流，當其轉向重新佈線晶圓等級晶粒尺寸封裝體的封裝方式時選擇以電鍍之厚銅為重新佈線層與凸塊下金屬層之材料，以期達到電性及可靠度之需求。
本論文中所探討之實驗為: 微影曝光實驗、第二層PI與RDL之黏結性實驗以及蝕刻後表面處理後之電阻值實驗。由實驗之結果可知:
微影之曝光強度在原參數之1.5倍時為最佳化，能夠有效解決光阻殘留之問題。
第二層PI與RDL之黏結性的強弱以PI之烘烤溫度最為關鍵，較低之烘烤溫度375℃/320℃提供較佳之黏結性。
O2/CF4之表面處理亦能提昇電阻值，但其將電阻值提昇的能力遠不及O2/Ar、Ar與O2。
透過本工作之完成，希望能提供業界對重新佈線之晶圓等級晶粒尺寸封裝體之應用有更深一層的認識，並縮短開發時間，提升產品在機械以及電性上之表現。

In this thesis, the main investigation is focused on the design and fabrication of Re-distribution(RDL) in Wafer Level Chip Scale Package(WLCSP). As bumping process capability becoming more and more popular, WLCSP will be the main package trend for IC with lower pin count. Due to the high performance analog devices should be met more restricted requirements for electrical conductivity and higher electrical current passing by, hence the thick plating Cu is chosen for RDL and under bump metallization(UBM) for WLCSP package to meet both electrical and reliability requirements.
The experiments discussed herein include: photo exposure DOE, adhesion DOE between 2ND PI and RDL and contact resistance DOE after post etching treatment. From the DOE results, we obtain the results as follows:
The exposure dosage optimized by using 1.5X original parameter that can fix the photo resist residue problem.
The key to the adhesion between PI2 and RDL is the curing temperature. Lower curing temperature 375℃/320℃ provides better adhesion.
O2/ CF4 treatments effectively increase contact resistance. However, O2/Ar、Ar and O2 work much better than O2/ CF4 in increasing the contact resistance after surface treatment.
The completion of this study could give some suggestions to the manufacturers of application of RDL WLCSP, furthermore, it shorten the development period to enhance the mechanical and electrical performances of products.

誌謝………………………………………………………………………3
目錄………………………………………………………………………4
表目錄……………………………………………………………………6
圖目錄……………………………………………………………………7
摘要………………………………………………………………………11
Abstract…………………………………………………………………12
第一章 緒論.……………………………………………………………13
1-1 前言…………………………………………………………………13
1-2 重新佈線晶圓等級晶粒尺寸封裝體(RDL WLCSP)之結構.………15
1-2-1 介電層- 聚亞醯胺(Polyimide，PI).…………………………15
1-2-2 重新佈線層(RDL) ………………………………………………16
1-2-3 凸塊下金屬層(UBM) ……………………………………………17
1-2-4 凸塊………………………………………………………………17
1-3 整合製程之流程……………………………………………………18
第二章 實驗設計.………………………………………………………35
2-1 測試載具……………………………………………………………35
2-2 微影曝光實驗………………………………………………………35
2-3 第二層PI與RDL之黏結性實驗.……………………………………36
2-4 蝕刻後表面處理(Descum)後之電阻值實驗………………………37
第三章 實驗結果.………………………………………………………50
3-1 微影曝光實驗之結果………………………………………………50
3-2 第二層PI與RDL之黏結性實驗之結果.……………………………51
3-3蝕刻後表面處理(Descum)後之電阻值實驗之結果.………………52
第四章 可靠度測試與討論.……………………………………………67
4-1 可靠度測試…………………………………………………………67
4-2 討論…………………………………………………………………67
第五章 結論.……………………………………………………………70
參考文獻…………………………………………………………………71















表 目 錄
表2-1 實驗一黏結力實驗參數表.……………………………………40
表2-2 實驗二黏結力實驗參數表.……………………………………40
表2-3 漏電流表面處理實驗一參數表.………………………………41
表2-4 漏電流表面處理實驗二參數表.………………………………41
表3-1 RDL PR開孔線寬之量測數據.…………………………………54
表4-1 封裝體等級可靠度測試之結果.………………………………69
表4-2 電路板等級可靠度測試之結果.………………………………69


圖 目 錄
圖1-1 產品應用之封裝趨勢圖………………………………………22
圖1-2 打金線與長凸塊之電性連接…………………………………22
圖1-3 週邊陣列排列與平面陣列排列示意圖.……………………23
圖1-4 FCBGA封裝體示意圖…………………………………………23
圖1-5 重新佈線之解說圖……………………………………………24
圖1-6 使用重新佈線技術之元件圖片.……………………………24
圖1-7 WLCSP封裝體示意圖…………………………………………25
圖1-8 FCBGA與WLCSP之比較.………………………………………25
圖1-9 電鍍銅RDL WLCSP之結構示意圖.……………………………26
圖1-10 電鍍銅RDL WLCSP之結構切面圖.……………………………26
圖1-11 焊墊處之PI開孔設計與RDL覆蓋情況.………………………27
圖1-12 RDL上之PI覆蓋情況.…………………………………………27
圖1-13 Ti/Cu，Cu(電鍍) RDL之圖片.………………………………28
圖1-14 Ti/Cu，Cu(電鍍) UBM之圖片.………………………………28
圖1-15 整合製程流程圖………………………………………………29
圖1-16 PI之製程步驟…………………………………………………29
圖1-17 PI烘烤後之圖形輪廓示意圖…………………………………30
圖1-18 金屬層之表面氧化物.…………………………………………30
圖1-19 正光阻與負光阻之圖案.……………………………………31
圖1-20 使用對準機與步進機所得到光阻斜度之比較.……………31
圖1-21 Cu RDL電鍍後之圖片.………………………………………32
圖1-22 電鍍Cu UBM加熱後之損耗狀況.……………………………32
圖1-23 Cu RDL蝕刻後之圖片.………………………………………33
圖1-24 植球製程之步驟.……………………………………………33
圖1-25 完成植球之試片圖.…………………………………………34
圖2-1 測試載具之圖示.……………………………………………42
圖2-2 電鍍後之缺陷圖片.…………………………………………42
圖2-3 蝕刻後之缺陷圖片.…………………………………………43
圖2-4 微影後之缺陷圖片.…………………………………………43
圖2-5 量取RDL PR開孔線寬位置之示意圖.………………………44
圖2-6 待剪力測試之試片.…………………………………………44
圖2-7 推球剪力測試機台參數之設定.……………………………45
圖2-8 黏結力差之推球失敗模式圖.………………………………45
圖2-9 黏結力差之推球失敗模式解析圖.…………………………46
圖2-10 與黏結性相關之關鍵製程.…………………………………46
圖2-11 RDL蝕刻與第二層PI之詳細製程步驟………………………47
圖2-12 樣本之取樣位置與推球失敗模式之分類.…………………47
圖2-13 球組量測位置圖.……………………………………………48
圖2-14 漏電流表面處理實驗一之流程.……………………………48
圖2-15 漏電流表面處理實驗二之流程.……………………………49
圖3-1 0.85X、1X與1.1X顯影結果之光學顯微鏡圖片.……………54
圖3-2 1.3X與1.5X顯影結果之光學顯微鏡圖片……………………55
圖3-3 0.85X顯影結果之SEM圖片.…………………………………55
圖3-4 1X顯影結果之SEM圖片………………………………………56
圖3-5 1.1X顯影結果之SEM圖片……………………………………56
圖3-6 1.3X顯影結果之SEM圖片……………………………………57
圖3-7 1.5X顯影結果之SEM圖片……………………………………57
圖3-8 水洗試片之推球失敗模式圖片.……………………………58
圖3-9 醋酸洗試片之推球失敗模式圖片.…………………………58
圖3-10 硫酸洗試片之推球失敗模式圖片.…………………………59
圖3-11 低溫320C烘烤試片之推球失敗模式圖片.…………………59
圖3-12 推球失敗模式結果之統計.…………………………………60
圖3-13 Leg 1試片之推球失敗模式圖片……………………………60
圖3-14 Leg 2試片之推球失敗模式圖片……………………………61
圖3-15 Leg 3試片之推球失敗模式圖片……………………………61
圖3-16 Leg 4試片之推球失敗模式圖片……………………………62
圖3-17 Leg 5試片之推球失敗模式圖片.……………………………62
圖3-18 Leg 6試片之推球失敗模式圖片.……………………………63
圖3-19 改善第二層PI與RDL黏結性建議之製程流程.………………63
圖3-20 漏電流表面處理實驗一之結果(RDL Level，試片中央樣本)…64
圖3-21 漏電流表面處理實驗一之結果(RDL Level，試片邊緣樣本)…64
圖3-22 漏電流表面處理實驗二之結果(RDL Level，試片中央樣本)…65
圖3-23 漏電流表面處理實驗二之結果(RDL Level，試片邊緣樣本)…65
圖3-24 漏電流表面處理實驗二之ESCA分析…………………………66

[1] VP洪松井Mike Hung, 日月光半導體股份有限公司, 機電系半導體封裝課程教材 ”IC Packaging Technology and Development Trend, New Package Development”, March, 2005.
[2] 傅子豪, “微電子65奈米世代後銅薄膜阻抗係數之探討”, 國立交通大學材料科學與工程系所, 1994.
[3] 連仁豪, ”半導體晶圓代工產業向前整合趨勢研討－以T公司凸塊封裝為例” 國立交通大學管理學院碩士在職專班管理科學組, 1993.
[4] 電子技術編輯群，「表面黏著技術(SMT)」，電子技術出版社, 1991.
[5] 鍾文仁, 「IC封裝製程與CAE應用」，全華科技圖書股份有限公司，台北，2003.
[6] 劉智強, “無鉛Ultracsp電子元件之可靠度測試改善”, 國立中山大學機械與機電工程學系研究所, 1992.
[7] 鄒伊秦, “高效能類比積體電路” 國立臺灣大學電子工程學研究所, 1994.
[8] 龍志復, “晶圓級晶片尺寸封裝於熱循環後之可靠度分析”, 逢甲大學航空工程所, 1993.
[9] 黃章斌, “SnAg銲錫和不同厚度的電鍍Ni/Cu UBM之界面反應研究”, 國立交通大學材料科學與工程系所, 1993.
[10] 劉振中, “無鉛錫球含多層金屬薄膜之晶圓級封裝結構應力分析”, 國立成功大學工程科學系碩士專班, 1991.
[11] 蔡豪殷, ”綠色環保封裝材料的研究” 碩士論文, 國立成功大學化學系專班, 2003.
[12] VLSI製造技術, 莊達人, 高立出版社, 1998.
[13] Yi-Shao Lai, Po-Chuan Yang, Chang-Lin Yeh, Tong-Hong Wang, ”Impact of Various JEDEC Drop Test Conditions on Board-level Reliability of Chip-Scale Packages, ”Internation Symposium on Microelectronics, pp.199-205, 2005.
[14] Chang-Lin Yeh, Yi-Shao Lai, Chin-Li Kao, ”Prediction of Board-Leval Reliability of Chip-Scale Packages under Consecutive Drops”, Electronics Packaging Technology Conference,pp.73-80, 2005.