在本篇論文中，我們提出一個低功率數位訊號處理器的實作經驗。首先，先針對其數位訊號處理器的硬體架構，以及指令集作分析與設計。之後，再加上低功率的功能，針對這一部分，提出了兩種應用方法來減少功率的消耗。在驗證上，作細部的分析，以減少測試向量的產生，如此一來，才能利用有限的人力設計和驗證數位訊號處理器。最後，以矽智產的觀念來檢視這顆數位訊號處理器。

In this thesis, we present an implementation of a low-power digital signal processor. We design the hardware units and analyze the instruction set for digital signal process applications. Besides, the power consumption issue is considered. We present two solutions to reduce the power consumption. We also discuss the test pattern generations to verify this DSP processor. Finally, the concept of IP design is considered in this design.

圖表及表格 V
CHAPTER 1 導論 1
1.1 研究動機 1
1.2 簡介 1
1.3 DSP的特點 2
CHAPTER 2 相關DSP處理器 3
2.1 ADI ADSP218X 3
2.1.1 簡介 3
2.1.2 硬體架構 3
2.1.3 定址模式 4
2.1.4 效能 4
2.2 TI TMS320C54X 5
2.2.1 簡介 5
2.2.2 硬體架構 5
2.2.3 定址模式 6
2.2.4 效能 7
2.3 比較 7
CHAPTER 3 DSP相關運算 9
3.1 FIR FILTER 9
3.1.1 簡介 9
3.1.2 數學式 9
3.2 FFT 9
3.2.1 簡介 9
3.2.2 數學式 9
3.3 數位訊號處理器上之使用 11
CHAPTER 4 DSP處理器架構設計 12
4.1 硬體架構介紹 12
4.1.1 簡介 12
4.2 管線化(PIPELINE)架構 13
4.2.1 管線化的方塊圖 13
4.2.2 Pre-fetch module 14
4.2.3 Fetch module 15
4.2.4 Decode module 15
4.2.5 Access module 15
4.2.6 Read module 16
4.2.7 Execute/write module 16
4.2.8 整體pipeline的架構 17
4.3 硬體架構細節 18
4.3.1 暫存器 18
4.3.2 算術邏輯處理器(ALU) 19
4.3.3 累加器(accumulators) 20
4.3.4 移位器(barrel shifter) 20
4.3.5 乘法/加法單元(multiplier/adder unit) 21
4.4 定址模式 22
4.4.1 定址模式簡介 22
4.4.2 資料記憶體位址產生器 25
CHAPTER 5 資料流的實現 27
5.1 設計流程 27
5.2 指令集分析 28
5.2.1 指令種類 28
5.2.2 實作之指令以及需要的週期 28
5.2.3 實作之指令集描述 29
CHAPTER 6 低功率設計 33
6.1 低功率設計概論 33
6.1.1 降低位元轉換次數 33
6.1.2 資料流以及指令集的簡化 35
6.1.3 其他 35
6.2 方法一 35
6.3 方法二 36
6.3.1 編碼方式 36
6.3.2 解碼方式 36
6.3.3 額外成本 36
CHAPTER 7 分析與比較 37
7.1 數據 37
7.1.1 Cell-based 流程 37
7.1.2 FPGA 38
7.2 執行週期比較 38
7.2.1 FIR指令 38
7.3 功率消耗比較 39
7.3.1 方法一 39
7.3.2 方法二 40
CHAPTER 8 IP化 41
8.1 IP的特性 41
8.1.1 設計方面 41
8.1.2 驗證方面 41
8.1.3 可重複使用 41
8.1.4 文件 41
8.2 驗證 42
8.2.1 Test pattern generation 42
8.3 DSP處理器的IP 化 43
參考文獻 45

1. http://www.analog.com
2. http://www.ti.com
3. TMS320C54x DSP CPU and Peripherals
4. TMS320C54x DSP Reference set
5. 連國珍編著，“數位信號處理簡介”，茂昌圖書有限公司，1995
6. M. Weiss, F. Engel, and G. Fettweis, ”A New Scalable DSP Architecture for System on Chip (SOC) Domains”, IEEE International Conference,1999
7. Oppenheim, Schafer, and Buck, “Discrete-Time Signal Processing”, Prentice Hall，1999
8. H-L Ni, ”A Soft IP Design of a 32-Bit Embedded Microprocessor”, Master of Science in Computer and Information Engineering, National Sun Yat-Sen University, 1999, Master of Science in Computer and Information Engineering, National Sun Yat-Sen University, 1999
9. Y-L Huang, “Cost-effective Microarchitecture Optimization for ARM7TDMI Microprocessor”, Master of Science in Computer and Information Engineering, National Sun Yat-Sen University, 2000
10. C-S Lai, “Architecture Variations of ARM7 Microprocessors”, Master of Science in Computer and Information Engineering, National Sun Yat-Sen University, 2001
11. C-L Su, C-Y Tsai, and A. Despain, “Saving Power in the Control Path of Embedded Processors ”, IEEE Design & Test of Computers, 1994.
12. R. Hakenes, and Y. Manoli, “A Segmented Gray Code for Low-Power Microcontroller Address Buses”, EUROMICRO Conference, 1999
13. M. R. Stan and W. P. Burleson, ‘Bus-Invert Coding for Low-Power I/O”, IEEE Trans. on VLSI Systems, March 1995,JNL
14. Y. Shin, K. Choi, and Y-H Chang, “Narrow Bus Encoding for Low-Power DSP Systems”, IEEE Trans. on VLSI System, 2001
15. W. Dougherty,D. Pursley, and D. Thomas, “Instruction Subsetting: Trading Power for Programmability”, VLSI '98. System Level Design. Proceedings. IEEE Computer Society Workshop on, 1998
16. H-R Jang, S-H Kim, and Y-H Chang, “A Digital Signal Processor for Low Power ”, AP-ASIC, 1999