本文乃利用實驗與數值模擬分析兩種方式，來分析覆晶球柵陣列構裝體在溫度循環作用下所產生的熱應力與熱應變。首先，利用陰影雲紋法來量測覆晶構裝體在溫度循環負載下的翹曲值，然後再利用 ANSYS有限元素分析軟體來分析覆晶構裝體的翹曲值，並與實驗結果比對。最後，再分析覆晶構裝體內填充底膠材料性質變化與晶片和基板厚度變化對於構裝體應力與應變的影響。
在有無添加填充底膠的比較方面，基本上，添加填充底膠可以減少錫鉛凸塊的應力集中現象，但會增加構裝體翹曲值。在有無添加散熱片的比較方面，有加散熱片的翹曲值明顯比沒有加散熱片的翹曲值要來的小；而應力與應變則相差不大。在填充底膠的參數分析方面，填充底膠的E值越小、CTE值越小，都能使構裝體的應力與應變變小。在構裝體的幾何參數分析方面，晶片厚度減小可以明顯減少構裝體的應力與應變，而基板厚度減少對於構裝體的應力與應變影響不大。所以，若在技術許可下，建議把晶片的厚度研磨得越小越好。

The thesis investigates the thermo-mechanical deformation and stress of a flip-chip package (FCBGA) via both experiment and simulation. First, Shadow Moiré is used to evaluate the warpage of a package at elevated temperature. Then we adopt the finite element method incorporated with the software ANSYS to simulate the warpage of a package and compare the obtained results with experiment at data. Then, the material properties of underfill, the thickness of die and the substrate are considered as important parameters. Their effects on stress and strain fields of package are studied.
In case of FCBGA with and without underfill, we find that FCBGA with underfill can reduce stress concentration and increase warpage of a package in comparion with FCBGA without underfill. As for FCBGA with and without heat slug, it is observed that the warpage of FCBGA with heat slug is smaller than that of FCBGA without heat slug. Both stress and strain in the packages of above two cases are similar. The parametric study about the underfill, we find that smaller modulus and CTEs of underfill can reduce the stress and strain of package. However in the consideration of thicknesses of both die and substrate, it is shown that thinner die can reduce stress and strain of package, but thinner substrate does not. So it is suggested that thicknesses of die are the thinner the better.

目錄
目錄 ………………………………………………………………Ⅰ
表目錄 ………………………………………………………………Ⅳ
圖目錄 ………………………………………………………………Ⅴ
摘要 ………………………………………………………………Ⅹ
英文摘要 ………………………………………………………XI
第一章 緒論 …………………………………………………… 1
1-1 前言 ………………………………………………… 1
1-2 何謂封裝 …………………………………………… 2
1-2-1 IC封裝之演進 ……………………………… 4
1-2-2 覆晶構裝製程 ………………………………… 5
1-3 研究之目的與動機 ………………………………… 7
1-4 文獻回顧 ………………………………………………8
1-5 組織與章節 …………………………………………10
第二章 實驗之原理與步驟 …………………………………16
2-1 陰影雲紋法(Shadow Moiré) …………………………16
2-1-1 陰影雲紋法簡介 ………………………………16
2-1-2 陰影雲紋法之基本原理 ………………………17
2-1-3 陰影雲紋法之相位移技術原理 ………………18
2-2 實驗器材 …………………………………………19
2-3 實驗步驟 …………………………………………20
第三章 數值分析理論 …………………………………………26
3-1 線性分析理論 ………………………………………26
3-2 非線性分析理論 ……………………………………27
3-3 材料性質 …………………………………………30
3-3-1 線性材料性質 ……………………………31
3-3-2 非線性材料性質 …………………………32
第四章 數值模擬 ……………………………………………42
4-1 基本假設 ……………………………………………42
4-2 模型架構 ……………………………………………42
4-3 ANSYS有限元素分析軟體 ………………………43
4-3-1 ANSYS分析步驟 ………………………………44
4-3-2 應力與應變討論區域 …………………………47
第五章 結果與討論 …………………………………………58
5-1 實驗結果分析 ………………………………………58
5-2 數值模擬結果分析 …………………………………61
5-2-1 翹曲分析 ………………………………………61
5-2-2 應力分析 ………………………………………62
5-2-3 討論 ……………………………………………63
5-3 數值模擬FCBGA材料參數分析 …………………63
5-3-1 填充底膠材料參數分析 ………………………64
5-3-2 幾何性質參數分析 ……………………………65
5-3-3 討論 ……………………………………………68
第六章 結論與未來展望 …………………………………101
6-1 結論 ………………………………………………101
6-2 未來展望 …………………………………………102

參考文獻 …………………………………………………………103

表 目 錄
表2-1 七種試片之資料……………………………………………22
表3-1 Anand’ model的九個材料參數說明…………………………37
表4-1 數值模擬中各材料之機械性質………………………………48
表4-2 基板與填充底膠隨溫度變化的E值…………………………49
表4-3 錫鉛凸塊之BKIN材料性質……………………………49
表4-4 錫鉛凸塊之Creep材料性質………………………….…50
表4-5 錫鉛凸塊之Anand材料性質……………………………50
表5-1 不同E值的最大應力與應變值…………………………69
表5-2 不同CTE1值的最大應力與應變值……………………69
表5-3 不同晶片/基板厚度比值的最大應力與應變值……..…70
表5-4 相同比值不同厚度的最大應力與應變值………………70
表5-5 不同晶片厚度的最大應力與應變值……………………71
表5-6 不同E值的最大翹曲值………………………..…………71
表5-7 不同CTE1值的最大翹曲值…………………...…………71
表5-8 不同晶片/基板厚度比值的最大翹曲值..………………72
表5-9 不同晶片厚度的最大翹曲值.……………..……………72
表5-10 相同比值不同厚度的最大翹曲值.……………………72
圖 目 錄
圖1-1 電子構裝層級分類……………………………………………11
圖1-2 構裝體之四大功能……………………………………………11
圖1-3 傳統的IC構裝型態………….…………………………………12
圖1-4 目前最常見之構裝技術.............…....…………………………12
圖1-5 封裝體發展趨勢示意圖...........….……………………………13
圖1-6 C4倒裝晶片連接技術…………………………………………13
圖1-7 錫鉛凸塊的UBM結構…………………………………………14
圖1-8 覆晶構裝製程流程圖…………………………………………15
圖2-1 陰影雲紋法示意圖…………………………………………23
圖2-2 陰影雲紋儀…………………………………………………23
圖2-3 光柵玻璃……………………………………………………24
圖2-4 實驗試片…..….……………………………………………24
圖2-5 量測區域…..….……………………………………………25
圖2-6 噴漆前與噴漆後之試片……………..……………………25
圖2-7 雲紋影像與3D圖…………..…..………………………25
圖3-1 牛頓瑞佛森法第i次之疊代計算過程圖…………………….38
圖3-2 牛頓瑞佛森法第i+1次之疊代計算過程圖………………….38
圖3-3 牛頓瑞佛森法每一次施力之疊代計算過程圖……………….39
圖3-4 應力-應變曲線關係圖…………………………………………39
圖3-5 Hardening rules…………………………………………………40
圖3-6 二維之von Mises降伏面……………………………………….40
圖3-7 Isotropic Hardening降伏面變化………………………………41
圖3-8 Kinematic Hardening降伏面變化………………………………41
圖4-1 (a)無填充底膠模型；(b)無散熱片模型；(c)有散熱片模型……51
圖4-2 覆晶球柵構裝體之數值分析模型基準……………………….52
圖4-3 (a)整體構裝尺寸圖；(b)錫鉛凸塊尺寸圖………………………52
圖4-4 錫鉛凸塊的E值隨溫度變化圖………………………………53
圖4-5 錫鉛凸塊使用BKIN時各溫度點之應力應變關係圖…………53
圖4-6 溫度負載時程圖………………………………………………54
圖4-7 ANSYS電腦模擬流程圖……………………………...………55
圖4-8 二維8個節點元素….……….…………………………………56
圖4-9 (a)無填充底膠網格；(b)無散熱片網格；(c)有散熱片網………56
圖4-10 應力觀察範圍……..………..……………………..…………57
圖5-1 (a) 三種填充底膠的全區域翹曲值比較………………………73
圖5-1 (b) 三種填充底膠的晶片區域翹曲值比較……………………73
圖5-2 UA02的3D全區域翹曲圖…….. ..…………………..…………74
圖5-3 (a) 有無填充底膠的全區域翹曲值比較………………………75
圖5-3 (b) 有無填充底膠的晶片區域翹曲值比較……………………75
圖5-4 (a) UA02有無散熱片的全區域翹曲值比較……………………76
圖5-4 (b) UA02有無散熱片的晶片區域翹曲值比較………………76
圖5-5 (a) UA03有無散熱片的全區域翹曲值比較……………………77
圖5-5 (b) UA03有無散熱片的晶片區域翹曲值比較………………77
圖5-6 (a) UA04有無散熱片的全區域翹曲值比較……………………78
圖5-6 (b) UA04有無散熱片的晶片區域翹曲值比較………………78
圖5-7 (a) UA02的實驗與數值模擬全區域翹曲值比較………………79
圖5-7 (b) UA02的實驗與數值模擬晶片區域翹曲值比較…………79
圖5-8 (a) UA03的實驗與數值模擬全區域翹曲值比較………………80
圖5-8 (b) UA03的實驗與數值模擬晶片區域翹曲值比較…………80
圖5-9 (a) UA04的實驗與數值模擬全區域翹曲值比較………………81
圖5-9 (b) UA04的實驗與數值模擬晶片區域翹曲值比較…………81
圖5-10 (a) 有無填充底膠的正應力(D/UF界面)分佈圖……………82
圖5-10 (b) 有無填充底膠的剪應力(D/UF界面)分佈圖……………82
圖5-10 (c) 有無填充底膠的主應力(D/UF界面)分佈圖……………83
圖5-11 有無填充底膠的FCBGA最外側錫鉛凸塊的等效應力圖…83
圖5-12 (a) 有無散熱片的正應力(D/UF界面)分佈圖………………84
圖5-12 (b) 有無散熱片的剪應力(D/UF界面)分佈圖………………84
圖5-13 (a) 有無散熱片的FCBGA最外側錫鉛凸塊的等效應力圖…85
圖5-13 (b) 有無散熱片的FCBGA最外側錫鉛凸塊的等效應變圖…85
圖5-14 (a) 不同E值的正應力(D/UF界面)分佈圖…………………86
圖5-14 (b) 不同E值的剪應力(D/UF界面)分佈圖…………………86
圖5-15 參考基準FCBGA最外側錫鉛凸塊之等效應力圖…………87
圖5-16 不同E值的FCBGA最外側錫鉛凸塊之等效應力圖………87
圖5-17 參考基準FCBGA最外側錫鉛凸塊之等效應變圖…………88
圖5-18 不同E值的FCBGA最外側錫鉛凸塊之等效應變圖………88
圖5-19 (a) 不同CTE1值的正應力(D/UF界面)分佈圖……………89
圖5-19 (b) 不同CTE1值的剪應力(D/UF界面)分佈圖……………89
圖5-20 (a) 不同CTE1值的FCBGA最外側錫鉛凸塊之等效應力圖.90
圖5-20 (b) 不同CTE1值的FCBGA最外側錫鉛凸塊之等效應變圖.90
圖5-21 (a) 不同晶片/基板厚度比值的正應力(D/UF界面)分佈圖…91
圖5-21 (b) 不同晶片/基板厚度比值的剪應力(D/UF界面)分佈圖…91
圖5-22 參考基準FCBGA最外側錫鉛凸塊之等效應力圖…………92
圖5-23 不同晶片/基板比值的FCBGA最外側錫鉛凸塊之等效應力圖………………………………………………………………………92
圖5-24 參考基準FCBGA最外側錫鉛凸塊之等效應變圖…………93
圖5-25 不同晶片/基板比值的FCBGA最外側錫鉛凸塊之等效應變圖………………………………………………………………………93
圖5-26 (a) 不同晶片厚度的正應力(D/UF界面)分佈圖……………94
圖5-26 (b) 不同晶片厚度的剪應力(D/UF界面)分佈圖……………94
圖5-27 (a) 不同晶片厚度的FCBGA最外側錫鉛凸塊之等效應力圖………………………………………………………………………95
圖5-27 (b) 不同晶片厚度的FCBGA最外側錫鉛凸塊之等效應變圖………………………………………………………………………96
圖5-28 (a) 比值相同厚度不同的正應力(D/UF界面)分佈圖………97
圖5-28 (b) 比值相同厚度不同的剪應力(D/UF界面)分佈圖………97
圖5-29 (a) 相同比值不同厚度FCBGA錫鉛凸塊之等效應力圖….98
圖5-29(b) 相同比值不同厚度FCBGA錫鉛凸塊之等效應變圖…98
圖5-30 不同晶片/基板厚度比值的主應力(晶片頂面)分佈圖……99
圖5-31 比值相同厚度不同的主應力(晶片頂面)分佈圖…………99
圖5-32 不同晶片厚度的主應力(晶片頂面)分佈圖………………100

參考文獻
1.ITIS專案辦公室, ”2001年我國IC封裝業全球排名第一分析”, IT IS產業評析, 2002.
2.陳炳儒, ”數值模擬覆晶晶粒尺寸封裝之熱疲勞問題”, 國立中山大學機械與機電工程研究所碩士論文, 2002.
3.W.T. Chen and C.W. Nelson,“Thermal Stress In Bonded Joints”, IBM Journal of Research and Development, Vol.23, No.2, pp.179-188, 1979.
4.R. Darveaux, I. Turlik, Lih-Tyng Hwang and A. Reisman, ”Thermal Stress Analysis of a Multichip Package Design”, IEEE Transactions on Components, Hybrids and Manufacturing Technology, Vol.12, No.4, pp.663-672, 1989.
5.A. Kuo,“Thermal Stress at the Edge of a Bimetallic Thermostat”, Journal of Applied Mechanics, Vol.56, pp.585-589, 1989.
6.J.H. Lau and D.W. Rice,“Thermal Fatigue Life Prediction of Flip Chip Solder Joints by Fracture Mechanics Method”, Advances in Electronic Packaging ASME, pp.385-392, 1992.
7.J.H. Lau,“Flip Chip Technologies”, McGraw-Hill Companies, Inc. New York, 1997.
8.Sven Rzepka and Ekkehard Meusel,“Flip Chip Directly Attached to FR4 Printed Circuit Boards：FEM Simulations and Experimental Tests”, Semiconductor Techonology Center, Inc., pp.8-12, 1995.
9.Fransics Pai, C.H. Ding and J.H. Chou,“The Effect on The Thermal Stress of Solder Joints”, Department of Engineering Science, National Cheng Kung University, 2000.
10.M.R. Stiteler and C.Ume,“System for Real Time Measurement of Thermal Induced PWB/PWA Warpage”, American Society of Mechanical Engineers, Manufacturing Engineering Divison, MED Vol.3, Nov 12-17, pp.19-32, 1995.
11.A.X.H. Dang, I.C. Ume and S.K. Bhattacharya,“A Study on Warpage of Flexible SS Substrate for Large Area MCM-D Packaging”, American Society of Mechanical Engineers, EEP 26(2) Jun 13-19, pp.1841-1847, 1999.
12.Cho-Pin Yeh,“Parametric Finite Element Analysis of Flip Chip Reliability”, The International Journal of Microcircuits and Electronic Packaging, Vol.19, pp.120-127, 1996.
13.L.L. Mercado and V. Sarihan,“Predictive Design of Flip-Chip PBGA for High Reliability and Low Cost”, Electronic Components and Technology Conference, pp.342-348, 1999.
14.J.G. Hwang, D.P. Lai and J.J. Lee,“The Application of Incompatible Mesh to Thermal Stress Analysis of Flip-Chip BGA”, Advanced Semiconductor Engineering, Inc., 2000.
15.J.H. Okura, K. Darbha, S. Shetty, A. Dasgupta“Guidelines to Select Underfills for Flip Chip on Board Assemblies”, IEEE, Electronic Components and Technology Conference, pp.589-594, 1999.
16.Kuo-Ning Chiang, Zheng-Nan Liu, J.D. Lin and Y.T. Lin,“A New Approach for No-Underfill Flip Chip Package Design”, Power Mechanical Engineering, National Tsing Hua University, 2000.
17.Operation Manual,“TherMoiré System, Model PS88”, 1998.
18.J.Sullivan,“Experimental Mechanics”, pp.373, December, 1991.
19.M. Chang and C.S. Ho,“Experimental Mechanics”, pp.117, June, 1994.
20.R.C. Hibbeler,“Mechanics of Materials”, Prentice Hall International, Inc., pp.87-97,1997.
21.W.F. Chen and D.J. Han,“Plasticity for Structural Engineers”, Gau Lih Book Co., Ltd., pp.14-16, 1995.
22.J.H. Lau,“Thermal Stress and Strain in Microelectronics Packaging”, Van Nostrand Reinhold, New York, 1993.
23.S. Wiese, A. Schubert, H. Walter, R. Dudek, F. Feustel, E. Meusel, B. Michel,“Constitutive Behavior of Lead-free Solders vs. Lead containing Solders-Experiments on Bulk Specimens and Flip Chip Joints”, IEEE Electronic Components and Technology Conference, 2001.
24.L. Anand,“Constitutive Equation for The Rate-Dependent Deformation of Metals at Elevated Temperature”, Transactions of The ASME, Vol.104, pp.12-17, 1982.
25.I. Dutta, A. Gopinath and C. Marshall,“Underfill Constraint Effects during Thermo-Mechanical Cycling of Flip Chip Solder Joints”, Journal of Electronic Mater., 31, 2002.
26.Xingjia Huang, S.W. Ricky, Chien Chun Yan and Sam Hui,“Characterization and Analysis on The Solder Shear Testing Conditions”, Department of Mechanical Engineering, Hong Kong University of Science & Technology, 2002.
27.John H. Lau, S.W. Ricky Lee,“Effects of Bulid-Up Circuit Board Thickness on The Solder Joint Reliability of a Wafer level Chip Scale Package (WLCSP)”, IEEE Transactions on Components and Packaging Technologies, Vol.25, No.1, March 2002.
28.Zhengfang Qian, Minfu Lu, Wei Ren and Sheng Liu,“Fatigue Life Prediction of Flip-Chips in Terms of Nonlinear Behaviors of Solder and Underfill”, IEEE Electronic Components and Technology Conderence, 1999.
29.Bret A. Zahn,“Comprehensive Solder Fatigue and Thermal Characterization of a Silicon Based Multi-Chip Module Package Unilizing Finite Element Analysis Methodologies”, ChipPAC, Inc., 2001.
30.Bret A. Zahn,“Impact of Ball Via Configurations on Solder Joint Reliability in Tape Based Chip-Scale Packages”, ChipPAC, Inc., 2002.
31.John H. Lau and S.W. Rickey Lee,“Effects of Underfill Delamination and Chip Size on the Reliability of Solder Bumped Flip Chip on Board”, The International Journal of Microcicuits and Electronic Packaging, Vol. 23, No. 1, First Quarter 2000.
32.葉曉謙, ”覆晶晶粒尺寸構裝之熱應力分析”, 國立中山大學機械與機電工程研究所碩士論文, 2001
33.J.D. Wu, C.Y. Huang and C.C. Liao,“Fracture Strength Chacterization and Failure Analysis of Silicon Dies”, Mircoelectronics Reliability.