本論文主要在模擬分析閉迴路調製式頻率合成器的架構，採用高斯數位濾波器進行基頻訊號的整形，並且運用差異積分調制器之分數除頻方式以有效解決分數突波問題，進而得到GFSK的調制效果。理論部份的探討包括數位濾波器的整形原理、分數突波的形成原因、差異積分調制器對於量化雜訊的抑制等，並且經由模擬得到驗證。實驗部分包括採用有限脈衝響應濾波器(FIR filter)的方式製作之IS-95 CDMA系統數位濾波器，以及採用非傳統方式製作高速、低硬體資源需求之高斯數位濾波器，最後並完成一個2.4GHz之高速頻率合成器，操作頻率範圍在2400~2500MHz之間，迴路頻寬為1270Hz，跳躍10MHz的鎖入時間小於260us。

An ISM-band frequency synthesizer is introduced in this thesis. The technique allows digital phase/frequency modulation to be achieved in a closed phase locked loop (PLL) without mixers and D/As. According to the simulation results using ADS, quantization noise will be filtered by the PLL bandwidth. But the data rate is also bounded by the PLL bandwidth. Two key components of this closed-loop architecture, Gaussian filter and delta-sigma modulator have been implemented by FPGA together with the Qualcomm Q3236 synthesizer IC.

目錄 I
圖表目錄 II
第一章 緒論 1
第二章 數位濾波器之設計原理 6
2.1 碼間干擾 6
2.2 設計原理 8
2.3 數位濾波器種類 9
2.3.1 升餘弦數位濾波器 10
2.3.2 高斯數位濾波器 14
2.3.3 IS-95 CDMA 系統之數位濾波器 16
2.3.4 功率效率 18
第三章 閉迴路高斯頻率鍵移調制式頻率合成器 22
3.1 相位雜訊 22
3.2 整數除頻式頻率合成器 24
3.3 分數除頻式頻率合成器 26
3.4 運用三階差異積分調制之分數除頻式頻率合成器 28
3.5 閉迴路調制式頻率合成器 32
第四章 實驗與討論 36
4.1 IS-95系統之數位濾波器 36
4.1.1 量化誤差考量 36
4.1.2 FPGA電路架構規則 38
4.2 高斯濾波器設計、製作與量測 43
4.3 2.4GHz頻率合成器 47
第五章 結論 51
參考文獻 52

圖表目錄
第一章
圖1.1 數位濾波器對於傳輸資料的整形作用 1
圖1.2 開迴路調製式頻率合成器 3
圖1.3 閉迴路調制式頻率合成器 4
第二章
圖2.1 數位訊號接收時的碼間干擾 6
圖2.2 碼間干擾對波眼張開的影響 7
圖2.3 一般發射機架構圖 8
圖2.4 FIR filter架構圖 9
圖 2.5 由於頻寬限制所造成的碼間干擾 10
圖2.6 無碼間干擾的脈衝響應 11
圖 2.7 升餘弦濾波器脈衝響應 12
圖 2.8 升餘弦濾波器頻率響應 12
圖 2.9 經升餘弦濾波器整形後的訊號 13
圖 2.10 發射機與接收機之匹配濾波器(Matched filter) 13
圖 2.11 高斯濾波器脈衝響應 14
圖 2.12 BT=0.9 與BT=0.5 時高斯濾波器輸出波眼圖 15
圖 2.13 經高斯濾波器整形後的訊號 15
圖 2.14 IS-95 基頻濾波器頻譜規範 16
圖 2.15 IS-95數位濾波器頻率響應 17
圖 2.16 IS-95數位濾波器脈衝響應 17
圖 2.17 尚未經過整形的傳輸資料 18
圖 2.18 經過IS-95數位濾波器整形後的波形 18
圖 2.19 MSK(粗線)與QPSK(細線)頻譜比較 20
圖 2.20 QPSK時域波形濾波前後比較 20
第三章
圖 3.1 壓控振盪器理想上與實際上輸出頻譜 22
圖 3.2 相位雜訊對接收訊號的影響 23
圖 3.3 頻率合成器旁波帶對接收機的影響 23
圖 3.4 整數除頻式頻率合成器架構圖 24
圖 3.5 鎖相迴路之相位轉移函數 25
圖 3.6 鎖相迴路之誤差轉移函數 26
圖 3.7 分數除頻式頻率合成 27
圖 3.8 雙模數除頻控制 27
圖 3.9 頻率合成器之週期相位誤差 27
圖 3.10 一階差異積分調制器架構 28
圖 3.11 三階差異積分調制器架構 29
圖 3.12 使用三階差異積分調制器之分數頻率合成器架構 30
圖 3.13 在ADS上模擬分數除頻式頻率合成器 31
圖 3.14分數除頻式頻率合成器之 (左上)輸出頻譜模擬 (右上)相位雜訊模擬(時域分析結果) (左下)相位雜訊模擬(頻域分析結果) (右下)頻率跳躍80MHz之相位鎖入時間模擬 31
圖 3.15 閉迴路調制式頻率合成器 32
圖 3.16 閉迴路調制式頻率合成器之線性模型 33
圖 3.17 鎖相迴路頻寬與量化雜訊及高斯整形訊號關係 33
圖 3.18 資料傳輸率為400kbps時(上)調制訊號頻譜(中)解調訊號與原始訊號比較(下)解調訊號波眼圖 34
圖 3.19 資料傳輸率為500kbps時(上)調制訊號頻譜(中)解調訊號與原始訊號比較(下)解調訊號波眼圖 34
圖 3.20 應用預先失真濾波器的閉迴路調制式頻率合成器線性模型 35
第四章
圖 4.1 使用6位元來表示係數的小數部分 36
圖 4.2 使用8位元來表示係數的小數部分 37
圖 4.3 使用10位元來表示係數的小數部分 37
圖 4.4 正交展頻架構圖 38
圖 4.5 IS-95 CDMA之數位濾波器電路圖 39
圖 4.6 數位濾波器主要電路 40
圖 4.7 IS-95 CDMA數位濾波器之FPGA設計 40
圖 4.8 實際電路輸出與Matlab模擬比較 41
圖 4.9 數位濾波器輸出頻譜 41
圖 4.11 (上) 高斯濾波器脈衝響應間關係 (下) 經簡化之高斯濾波器響應 43
圖 4.12 高斯濾波器架構 44
圖 4.13 輸入資料簡化結果 44
圖 4.14 高斯數位濾波器之FPGA設計 45
圖 4.15 使用XILINX Logic Simulator 模擬高斯數位濾波器 45
圖 4.16 高斯數位濾波器解調結果 46
圖 4.17 2.4GHz頻率合成器架構圖 47
圖 4.18 主動迴路濾波器架構圖 48
圖 4.19 2.4GHz頻率合成器電路圖 49
圖 4.20 2.4GHz輸出頻譜圖 50
圖 4.21 向上跳躍10MHz鎖入時間圖 50
圖 4.22 向下跳躍10MHz鎖入時間圖 50

表 2.1 IS-95 CDMA數位濾波器係數表 17
表 2.2 無線通訊系統數位濾波器相關之整理 21
表4.1 IS-95 CDMA數位濾波器設計時所用之FPGA資源與操作時脈 42
表4.2 高斯數位濾波器設計時所用之FPGA資源與操作時脈 46
表4.3 電壓控制振盪器規格表 48
表4.4 2.4GHz 頻率合成器特性表 51

參考文獻

[1] Do, G.L. and Feher, K,” Efficient filter design for IS-95 CDMA systems”, IEEE Transactions on Consumer Electronics, pp. 1011-1020, 1996.
[2] Theodore S. Rappaport, Wireless Communications. Principles and Practice New York: Prentice Hall,1996
[3] K. Murota and K. Hirade, ’’GMSK Modulation for Digital Mobile Radio Telephony’’, IEEE Trans. On Communications, vol. 29,pp.1044-50, 1981.
[4] Litwin, L,’’ FIR and IIR digital filters’’, IEEE Potentials , pp.28-31,2000.
[5] B.Miller and B.Conley, “A Multiple Modulator Factional Divider”, IEEE Proc. 44th Annual. Symposium on Frequency Control, pp.559-568, 1990.
[6] B.Miller and B.Conley, “A Multiple Modulator Factional Divider”, IEEE Trans. Instrum. Meas. Vol.40, pp.578-583, June 1991.
[7] T.A.D.Riley and M.A.Copeland, “Delta-Sigma Modulation in Fractional-N Frequency Synthesis”, IEEE J. Solid-State Circuits, pp.553-559, 1993.
[8] T. P. Kenny and T. A. D. Riley, ”Design and Realization of a Digital ΔΣ Modulator for Fractional-N Frequency Synthesis”, IEEE Trans. Vehicular Technology, pp.510-521, 1999.
[9] Rhee, W., Song, B.-S., Ali, A. “A 1.1-GHz CMOS fractional-N frequency synthesizer with a 3-b third-order /spl Delta//spl Sigma/ modulator”, IEEE Journal of Solid-State Circuits, pp. 1453 –1460, 2000.
[10] A. A. Abidi, “Direct-conversion radio transceivers for digital communications”, IEEE Journal of Solid-State Circuits, Volume: 30 Issue: 12, pp. 1399-1410, Dec. 1995.
[11] B. Razavi, RF Microelectronics, 1998.
[12] M. H. Perrott, T. L. Tewksbury III, C. G. Sodini, “A 27-mW CMOS Fractional-N synthesizer using digital compensation for 2.5-Mb/s GFSK Modulation”, IEEE Journal of Solid-State Circuits, Volume: 32 Issue: 12, Dec. 1997.
[13] S. Heinen, S. Beyer, J. Fenk, ”A 3.0 V 2 GHz transmitter IC for digital radio communication with integrated VCOs”, ISSCC, pp. 146-147, 1995
[14] A. D. Riley, M. A. Copeland, “A simplified continuous phase modulator technique”, IEEE Transactions on Circuits and Systems II: Analog and Digital Signal Processing, Volume: 41 Issue: 5, pp. 321 –328, May 1994.
[15] W. T. Bax, M. A. Copeland, “A GSM modulator using a Delta Sigma frequency discriminator based synthesizer” IEEE ISCAS '98, Volume: 4, pp.498-501, 1998
[16] N. M. Filiol, T. A. D. Riley, C. Plett, M.A. Copeland, “An agile ISM band frequency synthesizer with build-in GMSK data modulation”, IEEE Journal of Solid-State Circuits, Volume: 33 Issue: 7, pp.998-1008, July 1998.
[17] M. H. Perrott, “Techniques for high speed data rate modulation and low power operation of fractional-N frequency synthesizers”, Ph.D. dissertation, MIT, 1997.
[18] M. H. Perrott, C.G.Sodini, “Digital compensation for wideband modulation of a phase locked loop frequency synthesizer”, U.S. patent No. 6,008,703, 1999.
[19] S. Willingham, M. Perrott, B. Setterberg, A. Grzegorek, B. McFarland, “An integrated 2.5 GHz Sigma Delta frequency synthesizer with 5 us settling and 2 Mbps closed loop modulation”, Digest of Technical Papers. 2000 IEEE International ISSCC, pp. 200-201, 2000.
[20] Glover and Grant, Digital Communications, Prentice Hall, 1998.
[21] Proakis, Digital Communications, McGraw-Hill, 1995.
[22] Mehendale, M.; Sherlekar, S.D.; Venkatesh, G, “Low-power realization of FIR filters on programmable DSPs”, IEEE Transactions onVery Large Scale Integration (VLSI) Systems, pp. 546 –553, 1998.
[23] 陳建隆, “標準符號數位碼架構之數位有限脈衝響應濾波合成器”, 國立中央大學電機工程研究所碩士論文, 1998.
[24] Hp, Digital Modulation in Communications System-An Introduction, hp Application Note, 1998.
[25] K. Feher, “Wireless Digital Communications Modulation and Spectrum Applications”, Prentice Hall, 1995.
[26] JOHN G. PROAKIS and DIMITRIS G. MANOLAKIS, “Digital Signal Processing Principles, Algorithms, and Applications”, Prentice Hall, 1996.
[27] J. S. Lee and L. E. Miller, ”CDMA Systems Engineering Handbook”, Artech House, 1998.
[28] 彭康峻,”無線通訊分數式頻率合成器之現場可程式邏輯陣列電路設計”, 國立中山大學電機工程研究所碩士論文, 2000.
[29] Rohde and Newkirk, “RF/Microwave Circuit Design for Wireless Applications”, John Wiley and Sons, 2000.
[30] 葉家毅, “微波分數頻率合成器之研製與應用”, 國立中正大學電機工程研究所碩士論文, 2000.
[31] B.G.Goldberg, “Analog and Digital Fractional-N PLL frequency Synthesis: A Survey and Update”, Applied Microwave & Wireless, JUN 1999.
[32] 汪志豪, “C頻段射頻模組與L頻段非整數頻率合成器之研製”, 國立中正大學電機工程研究所碩士論文, 1999.
[33] W.S.Djen, “SA8025 Fractional-N Synthesizer for 2GHz band applications”, Application Note1891, PHILIPS 1997.
[34] Davis, P.; Ibrahim, M.K.; Hearing, R, “Using Matlab to analyse finite word length effects in infinite impulse response digital filters”, IEE Colloquium on Digital Filters: An Enabling Technology, 1998.
[35] C. Hatamoto, K. Feher, ”Efficient Filter Design for Global Standardized GSM Wireless System”, IEEE Proceedings of ASILOMAR, 1996.
[36] H. Yan, M. Soderstand, J. Borwski and K. Feher, “DSP Implementation of GFSK,GMSK and FQPSK Modulated Wireless System”, RF design, pp.26-34, June 1995.
[37] K. Feher, “Filtering Inventions Enhance Digitally-Modulated RF Products ”, Microwaves & RF, April 1995.
[38]”Q3236 Phase-Locked Loop Frequency Synthesizer”, Qualcomm, April 2000.
[39]”Tutorial Note”, International Analog VLSI Workshop, May 1999.