在本論文的第一個題目介紹一個新式的可變增益放大器 (variable gain amplifier，VGA) 電路，主要應用在數位電視地面廣播系統 (digital video broadcasting - terrestrial，DVB-T) 接收器的自動增益控制迴路中。此可變增益放大器為串接三級數位控制可變增益放大器 (Digital variable gain amplifier，DVGA) 來達到70 dB的動態範圍以及達到95 MHz的工作頻寬，增益誤差在0.3 dB以內，系統電壓為3.3 V時，功率消耗為32.7 mW。晶片實作為採用TSMC (Taiwan Semiconductor Manufacturing Company) 0.35 um 2P4M CMOS製程。

第二個題目我們設計一個鎖相迴路 (Phase-locked loop，PLL)，產生一80 MHz，低峰到峰抖動 (peak-to-peak jitter，p2p jitter) 的時脈訊號，以作為DVB-T接收器系統時脈。在系統電壓為3.3 V運作時，最大抖動為60 ps，功率消耗為10.5 mW。晶片實作同樣為採用TSMC 0.35 um 2P4M CMOS製程。

The first topic of this thesis presents a novel VGA (variable gain amplifier) design which is applied in the AGC (automatic gain control) loop of digital video broadcasting - terrestrial (DVB-T) receivers. A total of three digital variable gain amplifiers (DVGA) are cascaded to provide a 70 dB dynamic range and 95 MHz operation frequency. The proposed digital VGA implemented by 0.35um 2P4M CMOS technology possesses 70 dB dynamic tuning range with a 0.3 dB gain error and 95 MHz bandwidth, and the power consumption is found to be 32.7 mW given a 3.3 V power supply.

The second topic presents a design of a 60 ps peak-to-peak jitter, 80MHz, phase-locked loop (PLL) circuit for DVB-T receivers. The simulation results using the TSMC (Taiwan Semiconductor Manu-facturing Company) 0.35um 2P4M CMOS process show that the proposed PLL achieves as low as 60 ps peak-to-peak jitter when the output frequency is 80 MHz and the power consumption is merely 10.5 mW given a 3.3 V power supply.

目錄
摘要 i
Abstract ii
第一章 簡介 1
1.1 論文動機 1
1.2 先前文獻探討 5
1.2.1 數位控制可變增益放大器 (DVGA) 5
1.2.2 鎖相迴路 (Phase-locked loop，PLL) 5
1.3 論文大綱 6
第二章 使用直流/交流數位切換控制之CMOS可變增益放大器 7
2.1 簡介 7
2.2 可變增益放大器原理說明 8
2.3 使用衰減式差動對之數位可變增益放大器架構設計 9
2.3.1 數位可變增益放大器電路架構 9
2.3.2 增益分析 10
2.3.3 增益控制 12
2.3.4 電流式共模回授電路 (Current mode common mode
feedback circuit) 16
2.4 測試考量 19
2.5 模擬結果 21
2.5.1 增益響應 (Gain response) 21
2.5.2 增益誤差 (Gain error) 22
2.5.3 線性度 24
2.5.4 規格比較 25
2.6 晶片量測 26
2.6.1 設計規格與實測結果 26
2.6.2 量測後討論與改善方法 27
2.6.3 晶片照相圖 31
第三章 適用於DVB-T之低抖動80 MHz PLL 32
3.1 簡介 32
3.2 原理說明 32
3.3 電路架構設計 34
3.3.1 相位/頻率檢測器 (PFD) 34
3.3.2 充電幫浦 (zero offset charge pump，CP) 36
3.3.3 壓控震盪器 (VCO) 38
3.3.4 穩壓器 (Regulator) 40
3.4 測試考量 41
3.5 模擬結果 43
3.6 晶片量測 46
3.6.1 實測結果 46
3.6.2 量測後討論與改善方式 47
3.6.3 晶片照相圖 52
第四章 結論與相關成果 53

參考文獻 55

圖目錄
第一章 簡介
圖1.1.1 類比混合訊號模組方塊圖 4
圖1.1.2 兩種不同控制方式的AGC迴路 4
第二章 使用直流/交流數位切換控制之CMOS可變增益放大器
圖2.2.1 可變增益放大器架構 8
圖2.3.1 數位可變增益放大器電路架構圖 10
圖2.3.2 衰減式差動放大器基本架構圖 11
圖2.3.3 轉導提升電路 12
圖2.3.4 加上轉導提升電路後的衰減式差動放大器 12
圖2.3.5 可變增益放大器直觀架構 14
圖2.3.6 可變增益放大器直觀架構模擬圖 (突波產生) 15
圖2.3.7 可變增益放大器架構 15
圖2.3.8 可變增益放大器架構模擬圖 (突波已降低) 16
圖2.3.9 共模回授電路 18
圖2.3.10 帶差電路圖 18
圖2.3.11 穩壓器電路圖 19
圖2.4.1 晶片佈局圖 20
圖2.4.2 串列輸入示意圖 20
圖2.4.3 量測晶片示意圖 21
圖2.5.1 模擬角落TT model，VDD = 3.3，25 oC 21
圖2.5.2 模擬角落SS model，VDD = 2.97V，75 oC 22
圖2.5.3 模擬角落FF model，VDD = 3.63 V，0 oC 22
圖2.5.4 模擬角落TT model，VDD = 3.3，25 oC 23
圖2.5.5 模擬角落SS model，VDD = 2.97，75 oC 23
圖2.5.6 模擬角落FF model，VDD = 3.63，0 oC 23
圖2.5.7 P1dB模擬圖 24
圖2.5.8 IIP3模擬圖 24
圖2.6.1 輸出失真，由上而下為VO+、VO-、Vin 29
圖2.6.2 第一級輸出波形，由上而下為第一級的VO+、VO-、
Vin 29
圖2.6.3 第二級輸出波形，由上而下為第二級的VO+、VO-、
Vin 29
圖2.6.4 第三級輸出波形，由上而下為第三級的VO+、VO-、
Vin 30
圖2.6.5 第一級輸出共模電壓，由上而下為第一級的VO+、
VO-、Vin 30
圖2.6.6 第二級輸出共模電壓，由上而下為第二級的VO+、
VO- 30
圖2.6.7 第三級輸出共模電壓，由上而下為第三級的VO+、
VO- 31
圖2.6.8 晶片照相圖 31
第三章 適用於DVB-T之低抖動80 MHz PLL
圖3.2.1 基本原理方塊圖 34
圖3.3.1 bang-bang-type PFD 35
圖3.3.2 critical delay path of the bang-bang-type PFD 35
圖3.3.3 無相位差時PFD的輸出波形圖
(post-layout simulation) 35
圖3.3.4 充電幫浦電路圖 37
圖3.3.5 充電幫浦之電流產生電路 37
圖3.3.6 鎖相迴路鎖定時的VCTRL輸出波形圖(post-layout simulation) 38
圖3.3.7 壓控震盪器架構 39
圖3.3.8 壓控震盪器增益 (post-layout simulation) 39
圖3.3.9 穩壓器電路圖 40
圖3.4.1 晶片佈局圖 42
圖3.5.1 鎖定過程的VCTRL訊號 43
圖3.5.2 peak-to-peak jitter 44
圖3.6.1 除頻器電路 49
圖3.6.2 石英震盪器輸出波形抖動統計圖 49
圖3.6.3 石英震盪器輸出波形 50
圖3.6.4 鎖相迴路輸出訊號 50
圖3.6.5 鎖相迴路輸出訊號抖動統計圖(一) 51
圖3.6.6 鎖相迴路輸出訊號抖動統計圖(二) 51
圖3.6.7 晶片照相圖 52

表目錄
第二章 使用直流/交流數位切換控制之CMOS可變增益放大器
表2.1 數位可變增益放大器規格比較表 25
表2.2 可變增益放大器設計規格 26
表2.3 可變增益放大器實測結果 26
第三章 適用於DVB-T之低抖動80 MHz PLL
表3.1 鎖相迴路輸出輸入操作規格及電路規格 45
表3.2 鎖相迴路規格比較表 46
表3.3 鎖相迴路實測結果

[1] European Telecommunications Standardds Institute (ETSI) ETS 300 744 v1.1.2(1997-08): Digital Video Brocasting (DVB); Framing Structure, Channel Coding and Modulation for Digital Terrestrial Television, 1997.
[2] K. Jack, “Video Demystified,” Reading : published by LLH Technology Publishing, 2001.
[3] R. Makowitz, A. Buttar, S. Anikhindi, J. Gledhill, and C. Patzelt, “DVB-T decoder ICs,” IEEE Trans. On Consumer Electronics, vol. 43, no. 3, pp. 438-442 Aug. 1997.
[4] H. O. Elwan, and M. Ismail, “Digitally programmable decibel-linear CMOS VGA for low-power mixed-signal applications,“ IEEE Trans. Circuits Syst. II, vol. 47, no. 5, pp. 388-398, May 2000.
[5] C. D. Toso, P. Combelles, J. Galburm, L. Lauer, P. P’enard, P. Robertson, F. Scalise, P. Semn, and L. Soyer, “0.5-um CMOS Circuits for demodulation and decoding of an OFDM-based digital TV signal conforming to the European DVB-T standard,” IEEE J. of Solid-State Circuits, vol. 33, no. 11, pp. 1781-1792, Nov. 1998.
[6] B. Razavi, ”Principles of Data Conversion System Design,” Reading: Wiley-Interscience, 1995.
[7] B. Razavi, ”Design of Analog CMOS Integrated Circuits,” Reading: McGraw-Hill, 2001.

[8] F. Herzel, and B. Razavi, “A study of oscillator jitter due to supply and substrate noise,” IEEE Trans. On Circuits and Systems-II, vol. 46, no.1 pp.56-62, Jan. 1999.
[9] M. Mostafa, H. Elwan, A. Bellaour, B. Kramer and S.H.K Embabi, “A 110 MHz 70 dB CMOS variable gain amplifier, ” 1999 IEEE Inter. Symp. on circuits and systems (ISCAS’99), vol. 2, pp. 628-631, May 1999.
[10] J. G. Maneatis, “Low-jitter and Process Independent DLL and PLL Based on Self-Biased Techniques,” IEEE J. of Solid-State Circuits, vol. 31, no. 11, pp. 1723-1732, Nov. 1996.
[11] K. Yoon, and W. Kim, “Charge Pump Boosting Technique for powernoise immune high-speed PLL implementation,” Electronics Letters, vol. 34, no. 15, pp. 1445-1446, 23, July 1998.
[12] R. J. Baker, H. W. Li, and D.E. Boyce, “CMOS circuit design, layout, and simulation”, New York: IEEE Press, 1998.
[13] P. R. Gray, P. J. Hurst, S. H. Lewis and R. G. Meyer, “Analysis and Design of Analog Integrated Circuits”, New York: John Wiley & Sons, Inc., 2001.
[14] R. E. Best, “Phase-Locked Loops, Fifth Ed.,” Reading: McGraw- Hill, 2003.
[15] J. Lee and B. Kim, “A 250MHz Low Jitter Adaptive Bandwidth PLL,” 1999 inter. Solid-State Circuit Con., pp. 346-347, Feb. 1999.
[16] C. Kim, I. Hwang and S. Kang, “A Low-Power Small-Area ±7.28 ps Jitter 1GHz DLL-Based Clock Generator,” IEEE J. of Solid-State Circuits, vol. 37, no. 11, pp. 1414-1420, Nov. 2002.
[17] B. Razavi, “Design of Analog CMOS Integrated Circuits”, New York: McGraw-Hill, 2001.

[18] P. E. Allen and D. R. Holberg, “CMOS Analog Circuit Design”, New York: Oxford, 2002.
[19] D. A. Johns and K. Martin, “Analog Integrated Circuit Design”, New York: John Wiley & Sons, Inc., 1997.
[20] D. W. Boerstler, “A Low-Jitter PLL Clock Generator for Micro- processors with Lock Range of 340-612 MHz,” IEEE J. of Solid- State Circuits, vol. 34, no. 4, pp. 513-519, Apr. 1999.
[21] Novof, J. Austln, R. Chmela, T. Frank, R. Kelkar, K Short, D. Strayer, M. Styduhar and S. Wyatt, “Fully-Integrated CMOS Phase- Locked Loop with 15 to 240Mhz Locking Range and ±50ps Jitter,” 1995 Inter. Solid-State Circuit Conf., pp. 112-113, Feb. 1995.
[22] C.-C. Wang, J.-M. Huang, and L.-P. Lin, “A low-jitter 80 MHz PLL for DVB-T receivers,” Inter. Conf. on Systems and Signal ICSS’ 2005), pp. 89, CD-ROM version, E-V, Apr. 2005.