本論文主要是提出應用在基底-r、多維的數位傅立葉轉換與餘弦轉換之有效記憶體位址分配方法與架構的實現。基本原理是希望利用記憶體配合有效的位址分配取代利用暫存器來做資料重新排序的動作降低硬體的複雜度。在架構上是利用遞迴的架構使用一組運算單元重複作運算，演算法基本上是採用有效的矩陣分解來降低運算的複雜度，並利用克羅內克矩陣乘積的特性，以一維演算法推導至多維，將演算法配合所提出的記憶體位址分配方法設計出低功率、低成本的數位轉換處理器。

The thesis proposes using the efficient memory arrangement methods for the implementation of radix-r multi-dimensional Discrete Fourier Transform (DFT) and Discrete Cosine Transform (DCT). By using the memory instead of the registers to buffer and reorder data, hardware complexity is significantly reduced. We use the recursive architecture that requires only one arithmetic-processing element to compute the entire DFT/DCT operation. The algorithm is based on efficient coefficient matrix factorization and data allocation. By exploiting the features of Kronecker product representation in the fast algorithm, the multi-dimensional DFT/DCT operation is converted into its corresponding 1-D problem and the intermediate data is stored in several memory units. In addition to the smaller area, we also propose a method to reduce the power consumption of the DFT/DCT processors.

目 錄
CHAPTER 1 導論 1

1.1 論文架構 1
1.2 研究動機 1
1.3 相關研究 3

CHAPTER 2 數位轉換之演算法 9

2.1 1-D DFT 9
2.2 1-D DCT 11
2.3 Two Dimensional DFT 13
2.4 Two Dimensional DCT 15
2.5 Multi-Dimensional DXT 17
2.6 Inverse DXT 18

CHAPTER 3 記憶體位址分配 20

3.1 記憶體的種類 20
3.2 Method-1 21
3.2.1 Radix-2 1-Dimension記憶體位址分配方法 21
3.2.2 Radix-2 2-Dimension記憶體位址分配方法 26
3.2.3 Radix-r 1-Dimension記憶體位址分配方法 29
3.2.4 記憶體位址分配演算法 31
3.3 Method-2 32
3.3.1 Radix-2 1-Dimension DFT記憶體位址分配方法 32
3.3.2 Radix-2 1-Dimension DCT記憶體位址分配方法 35
3.3.3 Radix-2 2-Dimension DFT記憶體位址分配方法 37
3.3.4 Radix-2 2-Dimension DCT記憶體位址分配方法 39
3.3.5 Radix-4記憶體位址分配方法 42
3.3.6 記憶體位址分配演算法 43

CHAPTER 4 硬體架構 44

4.1 使用Method-1記憶體分配方式之架構 44
4.1.1 m-D radix-2 DFT 44
4.1.2 m-D radix-2 DCT 47
4.1.3 1-D radix-4 DFT 50
4.2 使用Method-2記憶體分配方式之架構 52
4.2.1 m-D radix-2 DFT 52
4.2.2 m-D radix-2 DCT 54
4.2.3 1-D radix-4 DFT 56

CHAPTER 5 實現 57

5.1 Butterfly運算單元 57
5.2 FSM控制單元 57
5.3 記憶體位址產生器 58
5.4 記憶體儲存單元 58

CHAPTER 6 結果與比較 64

6.1 相關論文介紹 64
6.2 硬體複雜度比較 67
6.3 硬體使用率與功率消耗 70
6.4 Method-1和Method-2的比較 72

CHAPTER 7 結論 74

7.2 結論 74

附錄 A Signal Flow Graphs 75

參考論文 79



圖目錄
圖(1.2-1) : DAB系統方塊圖………………………………………………………….2
圖(1.2-2) : MPEG encoder的方塊圖………………………………………………….2
圖(2.2-3) : H.261 Video Coding的方塊圖……………………………………………3
圖(1.3-1) : 1-D DCT/IDCT Post-Processing和Pre-Processing架構圖………………4
圖(1.3-2) : 2-D DCT/IDCT Post-Processing和Pre-Processing架構圖………………5
圖(1.3-3) : Wang’s systolic linear-array的DCT架構…………………………………6
圖(1.3-4) : Wang’s Memory-based FFT架構…………………………………………7
圖(1.3-5) : Column fast FFT的晶片方塊圖[13]……………………………………...8
圖(1.3-6) : 256-pt的FFT架構圖 [13]……………………………………………….8
圖(3.2-1) : 8-pt DIT-FFT 訊號流程圖(Signal flow graph ,SFG)…………………...21
圖(3.2-2) : 8-pt FFT SFG色系分配圖……………………………………………..22
圖(3.2-3) : 8-pt FFT 著色圖(Colored Conflict Graph )……………………………..22
圖(3.2-4) : 8-pt DCT 訊號流程圖(Signal flow graph ,SFG)………………………..23
圖(3.2.1-1) : 資料分配儲存圖………………………………………………………25
圖(3.2.1-2) : DCT的SFG色系分配圖..…………………………………………….26
圖(3.2.2-1) : 2-D 4*4 DFT SFG色系分配圖………………………………………..27
圖(3.2.3-1) : Radix-4 16-pt DFT 的SFG色系分配圖………………………………30
圖(3.3.1-1) : 1-D radix-2 N=8 DFT的記憶體位址分配圖………………………….33
圖(3.3.1-3) : Switch資料交換動作………………………………………………….34
圖(3.3.2-1) : 1-D radix-2 16-pt DCT…………………………………………………35
圖(3.3.2-2) : 1-D 16-pt DCT每個stage資料序號與記憶體位址關係圖…………..36
圖(3.3.2-2) : kernel-processing和post-processing每個stage的位址存取對應關係………………………………………………………………………..37
圖(3.3.5-1) : 1-D Radix-4 16-pt DFT每個Stage資料存放在記憶體的位址關係…42
圖(4.1-1) : m-D radix-2的DFT架構………………………………………………..45
圖(4.1-2) : 資料序號的產生………………………………………………………...47
圖(4.1-3) : radix-2 DCT架構圖……………………..……………………………….48
圖(4.1.3-1) : 1-D radix-4 DFT架構方塊圖………………………………………….50
圖(4.1.3-2) : radix-4位址產生器………………………………………………..…...51
圖(4.1.3-3) : Radix-4資料序號產生方式…………………………………………...52
圖(4.2.1-1) : 1-D radix-2 DFT之架構圖…………………………………..………...52
圖(4.2.1-2) : 記憶體存取位址產生方式……………………………………………53
圖(4.2.2-1) : 1-D radix-2 DCT之架構圖…………………………………………….54
圖(4.2.2-2) : 1-D radix-2 DCT Post-Processing記憶體位址分配圖………………..55
圖(4.2.3-1) : 1-D radix-4 DFT架構圖……………………………………………….56
圖(5.4-1) : Synchronous RAM (a)讀週期時序圖(b)寫週期時序圖………………...59
圖(5.4-2) : Two-Port RAM(a)讀的時序圖(b)寫的時序圖…………………………..61
圖(6.1-1) : Wang’s systolic linear-array的DCT架構……………………………….64
圖(6.1-2) : Wang’s Memory-based FFT架構………………………………………..65
圖(6.1-3) : Hsiao’s Folded DCT架構………………………………………………..65
圖(6.1-4) : 1-D radix-2 DFT之架構圖[17]………………………………………….66
圖(6.1-5) : radix-4 之SIPO資料交換架構圖[17]………………………………….66

表目錄
表(3.2-1) : Radix-2 8-pt FFT 每個階段輸入資料序號關係………………………..22
表(3.2-2) : Radix-2 8-pt DCT 每個階段輸入資料序號關係………………………23
表(3.2.2-1) : 2-D radix-2 4*4 DFT運算資料序號與記憶體位址分配關係表…….28
表(3.2.2-2) : 2-D radix-2 8*8 DCT運算資料序號與記憶體位址分配關係表…….29
表(3.2.3-1) : 1-D Radix-4 N=16的記憶體位址分配和運算資料序號的關係表…..30
表(3.3.3-1) : 2-D 8*8 DFT每個Stage資料儲存在記憶體位址的關係……………38
表(3.3.4-1) : 2-D 8*8 DCT每個Stage資料儲存在記憶體位址的關係……………40
表(4.1-1) : 2-D DFT 每個Stage運算資料序號關係表…………………………….46
表(4.1-2) : 1-D DCT 每個Stage運算資料序號關係表……………………………49
表(5.4-1) : Synchronous RAM主要的訊號與輸入/輸出埠………………………...58
表(5.4-2) : Synchronous RAM參數限制與Default的值…………………………..59
表(5.4-3) : Asynchronous RAM真值表……………………………………………..60
表(5.4-4) : Asynchronous RAM參數限制與Default的值…………………………60
表(5.4-5) : Two-Port RAM主要的訊號與輸入/輸出埠…………………………….61
表(5.4-6) : Two-Port RAM參數限制與Default的值……………………………….61
表(5.4-7) : Asynchronous Dual-Port RAM真值表………………………………….62
表(6.1-8) : Asynchronous Dual-Port RAM參數限制與Default的值………………62
表(6.1-9) : DesignWare中所提供的12種記憶體…………………………………..63
表(6.2-1) : 1-D DFT 硬體架構比較………………………………………………...67
表(6.2-2) : 單一元件的閘數………………………………………………………...67
表(6.2-3) : 1-D 8-pt、512-pt、1024-pt DFT gate counts比較………………………68
表(6.2-4) : radix-4 1-D DFT 硬體架構比較………………………………………..68
表(6.2-5) : 1-D N-pt DCT架構比較…………………………………………………69
表(6.2-6) : 2-D N*N DCT 架構比較………………………………………………..69
表(6.2-7) : 2-D 8*8 DCT 比較………………………………………………………70
表(6.3-1) : Method-1 1-D 16-pt DCT硬體使用率與功率消耗率…………………..70
表(6.3-2) : Method-2 1-D 16-pt DCT硬體使用率與功率消耗率…………………..71
表(6.3-3) : Method-1 2-D 8*8 DCT硬體使用率與功率消耗率……………………71
表(6.3-4) : Method-2 2-D 8*8 DCT硬體使用率與功率消耗率……………………71
表(6.3-5) : 功率改善比較…………………………………………………………...72

[1] W. R. Shiue, “A fast single chip implementation of a unified architecture for discrete trigonometric transforms”, 中山大學資訊工程研究所碩士論文,July 1998.
[2] J.M. Tseng, “Design and Implementation of Multidimensional Discrete Transforms on Low-Cost Pipelinable Linear-Array Architecture”, 中山大學資訊工程研究所碩士論文,July 1999.
[3] S. B. Pan and R. H. Park, “Unified systolic arrays for computation of the DCT/DST/DHT,” IEEE Trans. On Circ. And Syst. for Video Technology, vol. 7, no. 2, pp. 413-419, Apr. 1997.
[4] Se Ho Park; Dong Hwan Kim; Dong Seog Han; Kyu Seon Lee; Sang Jin Park; Jun Rim Choi , “ A 2048 complex point FFT processor for DAB system”, VLSI and CAD, 1999. ICVC '99. 6th International Conference on , 1999 , Page(s): 309 -312
[5] H. F. Lo, “In-Place Memory Address of FFT Hardware Implementation for DAB System” , The 11th VLSI Design/CAD Symposium, pp. 315-318, August 16-19, 2000.
[6] Chin-Liang Wang; Ching-Hsien Chang, “A novel DHT-based FFT/IFFT processor for ADSL transceivers” ,Circuits and Systems, 1999. ISCAS '99. Proceedings of the 1999 IEEE International Symposium on Volume: 1 , 1999 , Page(s): 51 -54 vol.1
[7] L.G. Johnson, “Conflict free memory addressing for dedicated FFT hardware “
Circuits and Systems II: Analog and Digital Signal Processing, IEEE Transactions on Volume: 39 5 , May 1992 , Page(s): 312 -316
[8] L. R. Rabiner, and B. Gold, Theory and Application of Digital Signal Processing, Prentice-Hall, 1975.
[9] H. S. Hou, “A fast recursive algorithm for computing the discrete cosine transform,” IEEE Trans. On Acoust., Speech, and Signal Processing, vol. ASSP-35, no. 10, Oct. 1987.
[10] Z. and M. V. , “New fast recursive algorithm for the computation of discrete cosine and sine transforms,” IEEE Trans. On Signal Processing, vol. 40, no. 8, pp. 2083-2086, 1992.
[11] Y. T. Chang and C. L. Wang, “A New Fast DCT Algorithm and Its Systolic VLSI Implementation”, IEEE Trans. On Circuit and System-II: Analog and Digital Signal Processing. vol. 44, no. 11, pp. 959-962, Nov . 1992.
[12] Ching-Hsien Chang; Chin-Liang Wang; Yu-Tai Chang, “A novel memory-based FFT processor for DMT/OFDM applications” .Acoustics, Speech, and Signal Processing, 1999. Proceedings., 1999 IEEE International Conference on
Volume: 4 , 1999 , Page(s): 1921 -1924 vol.4
[13] Chen, T.; Sunada, G.; Jian Jin “COBRA: a 100-MOPS single-chip programmable and expandable FFT” Very Large Scale Integration (VLSI) Systems, IEEE Transactions on Volume: 7 2 , June 1999
[14] Tian-Sheuan Chang, Chin-Sheng Kung, “A Simple Processor Core Design for DCT/IDCT ”, IEEE Trans. On Circuits and Systems for Video Technology, vol.10 ,NO.3 ,Page(s):439-447,April 2000
[15] Liang-Gee Chen, Juing-Ying Jiu,” Design and Implementation of Low Power DCT Chip for Portable Multimedia Terminals “, 1998
[16] Shen-Fu Hsiao, Jian-Ming Tseng,” Parallel, Pipeline and Folded Architectures for Computation of 1-D and 2-D DCT in Image and Video Codec “, 2001.
[17] Jose Antonio Hidalgo, Juan Lopez,” Area-Efficient Architecture for Fast Fourier Transform “, IEEE Transactions on Circuits and Systems-II: Analog and Digital Signal Processing, vol. 46, NO. 2, Feb. 1