本篇論文介紹並且實作出了一顆數位信號處理器（Digital Signal Processor）的核心架構及其周邊介面的輸入輸出（I/O）設計。其中在核心部份，包含了三個架構上平行化的運算單元：算數邏輯運算單元（Arithmetic/Logic Unit）、乘累加器（Multiplier/Accumulator）及位移運算（Barrel Shifter），還有兩個獨立的資料位址產生器（Data Address Generator）以及一個功能強大的程式位址定址單元（Program Sequencer）；在輸入輸出部分，提供了兩種介面：連續埠（Serial Port）以及記憶體直接存取埠（Direct Memory Access Port，DMA Port），其中DMA介面又分為兩種機制：全記憶模式（Full Memory Mode）及主模式（Host Mode）。

而在降低消耗的功率（Power）方面，加入了一份巢狀式

This thesis discusses the implementation of a digital signal processor (DSP), including the DSP core and the peripheral interfaces. The DSP core includes three parallel computational units (arithmetic/logic unit, multiplier/accumulator, and barrel shifter), two independent data address generators, and a powerful program sequencer. The I/O designs provide two kinds of interfaces: serial ports and direct memory access (DMA) ports. The DMA contains two modes: full memory mode and host mode. To reduce power consumption in the instruction memory access, we add an instruction buffer for nested loops where the instructions in a loop are fetched only once and then put into the instruction buffer to be used in the subsequent iterations. The DSP implementation has passed the verification procedures both in the front-end synthesis by Synopsys Design Compiler and the back-end post-layout simulation by Nanosim. Furthermore, some benchmark DSP application programs such as FFT, FIR, and DCT are executed on the implemented DSP core.

第1章 導論 1
第1.1節 研究背景 1
第1.2節 研究動機 1
第1.3節 論文組織 2
第2章 相關研究 3
第2.1節 數位信號處理器與一般用途處理器的比較 4
第2.2節 低階數位信號處理器 5
第2.3節 高階數位信號處理器 6
第2.4節 市面上各家數位信號處理器的比較 7
第2.5節 可參數化之數位信號處理器的模組產生器 11
第3章 數位信號處理器的核心架構 13
第3.1節 數位信號處理器的整體架構簡介 13
第3.2節 定址單元 15
第3.2.1節 Program Sequencer 15
第3.2.2節 資料位址產生器 20
第3.3節 記憶體架構 21
第3.4節 資料通路 22
第3.5節 指令集 25
第4章 數位信號處理器的周邊介面 31
第4.1節 數位信號處理器的輸入輸出設計簡介 31
第4.2節 記憶體直接存取（Direct Memory Access） 32
第4.2.1節 全記憶模式 32
第4.2.2節 主模式 33
第4.2.3節 Booting機制 38
第4.3節 連續埠 39
第5章 應用導向的功能單元 45
第5.1節 巢狀式

[1]. J. Eyre, J. Bier, “The evolution of DSP processors”, Signal Processing Magazine, IEEE, Volume: 17, Issue: 2, Pages: 43 - 51, March 2000.
[2]. I. Verbauwhede, M. Touriguian, K. Gupta, J. Muwafi, K. Yick, G. Fettweis, “A low power DSP engine for wireless communications”, Journal of VLSI Signal Processing Systems IX, vol. 18, no. 2, Feb 1998.
[3]. M. Kuulusa, J. Nurmi, J. Takala, P. Ojala, H. Herranen, “A flexible DSP core for embedded systems”, Design & Test of Computers, IEEE, Volume: 14, Issue: 4, Pages: 60 - 68, Oct.-Dec. 1997.
[4]. Ming-Hsuan Tan, Shyh-Jye Jou, “Parameterized and Embedded DSP Core for Communication Applications”, Department of Electrical Engineering, National Central university, Chung-Li 320, Taiwan R.O.C, July 2002.
[5]. Jun-Xian Teng, Shyh-Jye Jou, “Parameterized and Embedded DSP Datapath for Communication Systems”, Department of Electrical Engineering, National Central university, Chung-Li 320, Taiwan R.O.C, July 2002.
[6]. Analog Devices, ADSP-218x Data Sheet.
[7]. Analog Devices, ADSP-218x Instruction Sets.
[8]. Computer Organization & Design: The hardware/Software Interface, 2nd Edition by D. A. Patterson and J. L. Hennessy, Morgan Kaufmann Publishers, 1997, ISBN: 1-55860-491-X.
[9]. Computer Architecture: A Quantitative Approach, 3rd Edition by J. L. Hennessy and D. A. Patterson, Morgan Kaufmann Publishers, 2002, ISBN: 1-55860-596-7.
[10]. Ya-Lan Tsao, Ming-Hsuan Tan, Jun-Xian Teng, Shyh-Jye Jou, “Parameterized and low power DSP core for embedded systems”, Circuits and Systems, 2003. ISCAS ’03. Proceedings of the 2003 International Symposium, Volume: 5, Pages: V-265 - V-268, 25-28 May 2003.
[11]. Ya-Lan Tsao, Wei-Hao Chen, Wen-Sheng Cheng, Maw-Ching Lin, Shyh-Jye Jou, “Hardware nested looping of parameterized and embedded DSP core”, SOC Conference, 2003. Proceedings. IEEE International [Systems-on-Chip], Page: 49 - 52, 17-20 Sept. 2003.
[12]. http://www.bdti.com/
[13]. http://www.analog.com/
[14]. http://www.ti.com.tw/