隨著晶片系統設計複雜度的增加，SoC元件的功能越來越複雜，高性能嵌入式記憶體在核心所占面積比例越來越大，可重複使用的記憶體IP也越顯重要。所以本論文實作一個快取記憶體產生器，減少系統晶片電路設計的複雜度，節省設計的時間，符合time-to-market的需求。

論文中的產生器所提供的快取記憶體是屬於mixed Soft IP/Hard IP，而其中儲存陣列是以Hard IP型式提供，減少儲存陣列的面積，而控制單元則是Soft IP。快取記憶體裡面主要儲存著要比對的標籤資訊，及要存取的資料內容，因此記憶體部分(Hard IP)的電路要有儲存資料及比對標籤資料的功能。本產生器的快取記憶體是採用CAM-Tag設計，因為CAM cell兼具儲存及比較內容的功能，所以在快取記憶體中的儲存標籤的記憶體元件可由CAM來實現。而且當快取記憶體屬於highly associativities時，採用CAM-Tag架構會比一般RAM-Tag架構較省電。而Soft IP的功能是根據寫入模式和取代方法來控制Hard IP，例如當發生讀取失誤時，Soft IP便會讀取下一級記憶體，並決定將讀到的資料要寫到哪一個區段。

我們的快取記憶體產生器是用C語言撰寫而成的，讓使用者可以選擇寫入策略，如直接寫入或間接寫入；且還可以另外選擇寫入失誤時的處理方式：寫入配置或無寫入配置。而在區段放置上可以選擇架構，如完全聯想式映射法，直接映射法，集合-聯想式映射法；此外使用者還要將位址上的標籤欄位、索引欄位、和區段偏移(block offset)，訂定長寬。接著再選擇快取記憶體裡儲存資料的字組大小。最後，產生器就可以根據使用者需要來產生快取記憶體。此快取產生器包含了RTL code，佈局，Synopsys library，LEF，spice netlist，讓使用者在cell-based流程可以完整並快速地完成。

As the complexity of System-on-a-Chip (SoC) designs increases, embedded memory components gradually occupy a significant portion of the total area cost, and the reusable memory Intellectual Property (IP) design becomes a critical issue. In this thesis, an automatic cache generator is developed which can be easily integrated into the current cell-based design flow. The generated cache contains both hard IP and soft IP. The storage array circuits are implemented as hard IP to reduce the area cost. The cache control unit is realized as soft IP. The hard IP of the core memory circuits mainly store data and tag information. The implementations of tag arrays can be divided into two categories: RAM-tag design and CAM (Content Addressable Memory)-tag design. We adopt the CAM-tag style in our cache design because CAM cells have the functions of storage as well as data-matching, and thus can be easily used to realize the tag function in cache. The soft IP of cache controller implements the different writing strategies and block replacement methods. The input parameters of the cache generator include cache size, block size, information on set-associativity, writing strategy, replacement methods, etc. The output of the cache generator contains the RTL code for the soft IP and other necessary Models for the hard IP so that the generated cache can be mixed with other pure cell-based design modules during synthesis and placement-and-routing.

1. 導論 1
1.1. 研究動機 1
1.2. 論文組織 2
2. 相關的研究 3
2.1. 記憶體產生器 3
2.2. 快取記憶體IP 5
2.3. 快取記憶體設計架構 6
3. 快取記憶體設計 9
3.1. 快取記憶體介面 9
3.2. 快取記憶體之設計 10
3.3. 直接寫入策略的Hard IP設計 11
3.3.1. 標籤陣列和有效位元的內容可定址記憶體 13
3.3.2. 資料陣列的靜態式隨機存取記憶體 16
3.3.3. 列解碼器和行解碼器 18
3.3.4. 預先充電電路和放大器 21
3.3.5. 字元線控制器和尋到偵測 23
3.3.6. 寫入控制 25
3.4. 直接寫入策略的Hard IP規格 26
3.5. 寫回策略的Hard IP設計 29
3.6. 寫回策略的Hard IP規格 30
3.7. 快取記憶體控制器設計 32
4. 快取記憶體產生器的實作 39
4.1. 快取記憶體的參數化 39
4.2. 產生器提供的模組 39
4.2.1. Behavior Verilog 40
4.2.2. RTL Verilog 41
4.2.3. Synopsys library 42
4.2.4. LEF model 45
4.2.5. SPICE netlist 47
4.2.6. Physical layout 47
4.3. 數據比較 50
5. IP應用實例 53
6. 未來展望 57
參考文獻 58

參考文獻
[1] Artisan Components, “UMC 0.18um Process HS-SRAM-SP Generator User Manual,” Aug. 2000.
[2] Memory generators, Artisan Components http://www.artisan.com/products/memory.html
[3] Memory element, Faraday Technology Corporation http://www.faraday-tech.com/index.html
[4] Memory compilers, Virtual Silicon Technology http://www.virtual-silicon.com/memory.cfm
[5] ASAP Memory , Virage Logic Corp. http://www.viragelogic.com/render/content.asp?id=224
[6] Embedded memories, Dolphin Integration http://www.dolphin.fr/flip/ragtime/ragtime_overview.html
[7] Synopsys