在多核心系統中，多讀寫埠共享快取記憶體扮演了重要的角色，其雖然可以使用商業公司提供的single/dual port記憶體產生器組合而成，但是多核心系統中往往需要同時多顆核心讀取與寫入，因此當核心數超過兩顆就無法達到此要求。
本論文實作一個可以支援多顆核心同時讀寫的多讀寫埠共享快取記憶體，其使用CAM-Tag的方式實現，因為CAM cell包含了儲存及比較內容的功能，因此可以使用在快取的標籤陣列中。而資料陣列的靜態隨機存取記憶體則是採用8T SRAM cell，藉由雙端寫入單端隔絕讀取的方式增加讀寫的能力。本論文的多讀寫埠共享快取記憶體產生器使用C語言撰寫而成，並且根據使用者所輸入的標籤欄位(Tag)、索引欄位(Index)、區塊偏移(Block Offset)以及映射方式(direct mapping、set-associative)產生相對應的佈局圖、verilog code及spice netlist，並且與DFF-based及Memory Compiler兩種設計方式在不同的尺寸底下比較面積與延遲時間。

Multi-port shared cache memory plays an important role in multi-core systems. Although single/dual-port SRAM can be realized using commercial standard cell library, multi-port shared cache in systems with more than two cores often requires more than two read/write operations simultaneously, making it impossible to implement such a multi-port cache directly from memory generators supported in most standard cell library. In this thesis, we present a multi-port shared cache memory and adopt the CAM-tag design in the tag array because CAM cells include store unit and compare unit. 8T SRAM cell circuit is used to implement the data array in the cache because it enhances the read and write ability by using two-end write, one-end isolated read. In the thesis, we also develop a generator for the multi-port shared cache using C language program. This generator includes a user interface that allows the user to change design parameters (tag, index, block offset, direct mapping, set-associative) and generate the output layout, verilog code and spice netlist file. Finally we compare the area and timing of multi-port cache for different design styles in various sizes.

中文審定書 i
中文摘要 ii
Abstract iii
第1章 導論 1
1.1 研究動機 1
1.2 論文組織 1
第2章 相關文獻 2
2.1 快取記憶體架構 2
2.2 內容可定址記憶體細胞元 4
2.3 靜態隨機存取記憶體 5
2.3.1 傳統6T SRAM細胞元 5
2.3.2 SRAM細胞元穩定度分析 8
第3章 多讀寫埠快取記憶體設計 12
3.1 傳統快取記憶體設計方式 12
3.2 多讀寫埠快取記憶體介面 14
3.3 多讀寫埠快取記憶體架構設計 15
3.4 靜態隨機存取記憶體 17
3.5 內容可定址記憶體 19
3.6 周邊電路設計 23
3.6.1 解碼器 23
3.6.2 預先充電電路設計 27
3.6.3 寫入控制設計 28
3.6.4 感測放大器電路設計 30
3.6.5 字元線控制器 31
3.6.6 尋到偵測(Hit Signal) 34
第4章 多讀寫埠共享快取記憶體產生器 36
4.1 快取記憶體參數設定及介面 37
4.2 自動產生器佈局規劃 41
4.3 自動產生器提供的模組 44
4.3.1 Behavior Verilog 44
4.3.2 Spice netlist 45
4.3.3 Physical layout 46
4.4 自動產生器流程說明 47
第5章 模擬環境與數據分析比較 48
5.1 模擬環境與量測方式 48
5.2 數據比較及分析 51
5.3 多讀寫埠快取記憶體佈局圖 58
第6章 結論及未來目標 64
6.1 結論 64
6.2 未來目標 64
參考文獻 65

[1] Michael Zhang and Krste Asanovi´c, “Highly-Associative Caches for Low-Power Processors” in Kool Chips Workshop, 33rd International Symposium on Microarchitecture, Monterey, CA, December 2000.
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[3] J. Singh, D. S. Aswar, S. P. Mohanty, and D. K. Pradhan, "A 2-port 6T SRAM bitcell design with multi-port capabilities at reduced area overhead," in Quality Electronic Design (ISQED), 2010 11th International Symposium on, 2010, pp. 131-138.
[4] P. Sang Phill, K. Soo Youn, L. Dongsoo, K. Jae-Joon, W. P. Griffin, and K. Roy, "Column-selection-enabled 8T SRAM array with ~1R/1W multi-port operation for DVFS-enabled processors," in Low Power Electronics and Design (ISLPED) 2011 International Symposium on, 2011, pp. 303-308.
[5] Synopsys Design Compiler, “Design Compiler Optimization Reference Manual”, June 2009.
[6] 林詩芸, “快取記憶體產生器之設計與實作” ,國立中山大學資訊工程學系研究所碩士論文,2005.
[7] 吳普誠, “低功耗多讀寫埠記憶體之實作及在繪圖處理器之應用”,國立中山大學資訊工程學系研究所碩士論文,2013.
[8] 徐鈞鐸, “可程式化邏輯陣列唯讀記憶體之實作及自動產生器”,國立中山大學資訊工程學系研究所碩士論文,2014.