本論文主題為平面顯示器模組廠的液晶顯示模組測試系統研製，文中提出一個在FPGA內嵌入一軟式CPU作為控制核心,周邊配置由硬體描述語言合成之數位式硬體電路,構成一個可彈性化調整硬體組織的可程式系統級晶片（System on Programmable Chip,SOPC）,以此SOPC再整合實體可見之類比與數位相關周邊元件,配合軟體的控制,建構出一個多款中小尺寸液晶顯示幕皆可於此系統上進行顯示功能驗證的泛用型測試系統。本系統在開發完成後經實測證明,可達成中小尺寸液晶顯示模組功能測試之目的,同時藉由實際開發的過程,更驗證了SOPC架構之嵌入式系統在設計與變更彈性度上的優勢。

The subject of this paper is to the research and develop Liquid Crystal Display Module(LCM) test system for LCM factories.We prpose an FPGA,built in an NiosII soft CPU,as the control core with peripheral circuits to form a flexible SOPC（System on Programmable Chip）. Using this digital circuit being synthetic with the hardware description language, one can further integrate analog and digital peripheral devices by software control to establish a universal of medium and small LCM tester, and can conduct display function verification on such system. This system has been proved effectively to perform functional test for multi type LCM, and meanwhile it further demonstrates the advantage in its flexibility for configuration change due to its SOPC design.

目錄
中文摘要 I
英文摘要 II
目錄 III
圖目錄 VII
表目錄 XII
第一章 緒論 1
1.1 研究背景與動機 1
1.2 研究目的 2
1.3 系統架構 2
1.3.1 實體硬體系統 3
1.3.2 軟式硬體系統 4
1.3.3 NiosII控制程式 5
1.3.4 PC端之待測LCM參數燒錄程式 6
1.4 論文架構 7
第二章 LCM簡介 8
2.1 液晶元件可顯示的基本結構與動作原理 8
2.1.1 LCD基本結構 8
2.1.2 LCD分類 9
2.1.3 TN型LCD控制基本原理說明 10
2.2 LCM驅動介面之種類劃分 11
2.2.1 Digital RGB Interface 12
2.2.2 STN FRC Interface 16
2.2.3 I80/M68 Interface 18
2.3 LCM電源配備置型態討論 20
2.4 LCM功能驗證機制介紹 25
2.4.1 8051 based簡易型測試系統 25
2.4.2 低邏輯閘數FPGA based簡易型測試系統 28
2.4.3 外購高單價型測試系統 29
第三章 FPGA base之嵌入式系統介紹 31
3.1 嵌入式系統概念說明與架構分類 31
3.2 MPU的分類 32
3.3 FPGA與ASIC設計的取捨 32
3.4 FPGA與數位電路設計簡介 33
3.4.1 FPGA的特性 34
3.4.2 數位電路設計方式簡介 34
3.5 SOC概述與新的SOPC概念 34
3.5.1 SOC概述 36
3.5.2 SOPC概念 36
3.6 SOPC開發工具 38
3.6.1 SOPC Builder 38
3.6.2 Quartus II 41
3.6.3 NiosII IDE 42
3.7 SOPC軟硬體協同設計 43
3.7.1 SOPC硬體設計 43
3.7.2 SOPC軟體設計 44
3.8 Altera NiosII soft CPU與Avalon Bus 44
3.8.1 Altera NiosII CPU 44
3.8.2 Avalon匯流排 45
3.9 SOPC的發展優勢NiosII Base嵌入式系統架構特點 47
3.9.1 SOPC的發展優勢 47
3.9.2 NiosII Base嵌入式系統架構特點 47
3.10 系統控制核心EP2C35F484基本介紹 52
第四章 FPGA base 泛用型LCM測試系統硬體設計 53
4.1 系統硬體架構概述 53
4.2 FPGA Board系統設計 55
4.2.1 FPGA Board實體硬體 55
4.2.1.1 FPGA Board 55
4.2.1.2 13A04 Control Board與IO Bypass Board 57
4.2.2 FPGA軟式硬體 60
4.2.2.1 NiosII系統層 61
4.2.2.2 一般軟式硬體層 63
4.3 Power Control Board設計 65
4.3.1 Programmable Power Circuit 67
4.3.1.1 DA轉換電路 68
4.3.1.2 功率輸出電路 68
4.3.2 V/I Measurement Circuit 74
4.3.2.1 電流/電壓轉換電路 75
4.3.2.1a 正電流/電壓轉換電路 75
4.3.2.1b 負電流/電壓轉換電路 76
4.3.2.2 電壓倍率縮小電路 77
4.3.2.3 類比多工器整合AD Converter 77
4.3.2.4 過載保護電路 78
4.3.2.4a 正電源過載保護電路 78
4.3.2.4b 負電源過載保護電路 79
4.3.3 TFT/VCOM Control Circuit 80
4.3.4 STN Bias Control Circuit 82
4.3.5 Buzzer驅動電路 86
4.4 User Control Box 86
4.5 Connection board 87
4.6 Power_IO_Combination board 88
4.7 Adaptor Board 88
4.8 電路佈局原則 89
4.8.1 電路元件的擺置 89
4.8.2電路板地線佈局 89
4.8.3 電源線的佈局 89
4.8.4 PCB佈局其它注意事項 94
第五章 FPGA based泛用型LCM測試系統軟體設計 96
5.1軟體功能簡介 96
5.1.1 PC端之待測LCM參數燒錄程式 96
5.1.2 嵌入式系統端程式 100
第六章 實驗方法與結果 102
6.1 實驗方法 102
6.2 實驗結果 103
6.2.1 LCM驅動顯示功能驗證 103
6.2.2 電壓/電流量測功能驗證 109
第七章 結論與未來展望 113
7.1 結論 113
7.2 未來展望 114
參考文獻 115

圖目錄
圖1.3.1 實體硬體系統架構圖 3
圖1.3.2 軟式硬體系統架構示意圖 4
圖1.3.3 系統控制軟體概念流程圖 5
圖1.3.4 PC端之待測LCM參數燒錄程式基本動作與其他相關流程 6
圖2.1.1 LCD基本結構 8
圖2.1.3 液晶顯示器動作原理 10
圖2.2.1a Digital RGB Interface LCM基本結構 12
圖2.2.1b TFT LCD面板內部結構和資料驅動電路、掃瞄驅動電路間的關係 12
圖2.2.1c Digital RGB Interface控制訊號時序示意圖 13
圖2.2.1d 共電極直流電壓式波形 14
圖2.2.1e 共電極電壓調變式波形 15
圖2.2.2a FRC Interface LCM基本結構 16
圖2.2.2b STN LCD Panel電極之示意圖 17
圖2.2.2c 160W(RGB)*160H pixels FRC Interface LCM輸入端驅動訊號時序 17
圖2.2.3a I80/M68 Interface TFT LCM驅動電路基本結構 18
圖2.2.3b I80/M68 Interface STN LCM驅動電路基本結構 18
圖2.2.3c I80或M68 Interface LCM Write Command時序圖 19
圖2.2.3d I80或M68 Interface LCM Write Display Data時序圖 19
圖2.3a LCM A 320 X 222 DOTS 5" FRC I/F Gray Scale STN LCM電源配置 20
圖2.3b LCM B 3.5" 320(RGB)W X 240H FRC I/F CSTN LCM電源配置 20

圖2.3c LCM C 2.4" 160W(RGB) X 160H FRC I/F CSTN LCM電源及LCD bias (V0、V1、 V2、V3、V4)配置 21
圖2.3d LCM D 3.5" 320W(RGB) X 240H Digital RGB I/F TFT LCM 電源配置 21
圖2.3e LCM E 3.5" 320x240 Digital RGB I/F TFT LCM 電源及Vcom配置 22
圖2.3f LCM F 2.2" 240(RGB) X 320 I80/M68 CPU Interface TFT LCM 電源配置 22
圖2.3g LCM G 5.7" 640x480 Digital RGB I/F TFT LCM電源及Vcom配置 23
圖2.3h LCM H 5.7" 320X240 Digital RGB I/F TFT LCM 電源及Vcom配置 23
圖2.4.1a 8 bit 8051 MCU based之LCM驅動控制板 25
圖2.4.1b 8051 based控制板整合於治具平台上 25
圖2.4.1c 8051 based治具平台外觀 26
圖2.4.2 低邏輯閘數FPGA based簡易型測試系統 28
圖2.4.3a 外購TFT LCM測試器 29
圖2.4.3b 外購STN LCM測試器 29
圖3.4.1 FPGA進行數位電路設計之流程圖 34
圖3.6.1a SOPC Builder System Contents頁面 39
圖3.6.1b SOPC Builder System Dependency頁面 40
圖3.6.1c SOPC Builder System Generation頁面 40
圖3.6.2 Quartus II 操作介面 41
圖3.6.3 NiosII IDE 操作介面 42
圖3.8 NiosII CPU與Avalon Bus整合之應用設計範例方塊圖 46
圖3.9.2a IO、CPU、DSP 獨立,造成系統線路複雜度、成本、功耗較高情況 50
圖3.9.2b 改以FPGA內的邏輯閘進行IO、CPU、DSP功能整合後的SOPC系統 50
圖3.10 FPGA 基本結構圖 52
圖4.1a 泛用型LCM測試系統硬體架構示意圖 53
圖4.1b 泛用型LCM測試系統硬體實體圖 54
圖4.2.1.1a FPGA board硬體實體圖 55
圖4.2.1.1b FPGA board硬體電路功能方塊 56
圖4.2.1.2a EPSON 13A04 Control Board 58
圖4.2.1.2b FPGA Board與13A04 Control Board之組合 59
圖4.2.1.2c IO Bypass Board 59
圖4.2.1.2d FPGA Board與IO Bypass Board之組合 60
圖4.2.2 軟式硬體基本功能方塊 60
圖4.2.2.2a SRAM位址擴充電路 64
圖4.2.2.2b Buzzer Controller軟式硬體 65
圖4.3a Power Control board硬體實體圖 65
圖4.3b Power Control board硬體功能方塊 66
圖4.3.1 programmable power Circuit功能方塊 68
圖4.3.1.1 FPGA進行TLV5614控制之基本線路圖 69
圖4.3.1.2a 功率輸出正壓電路 70
圖4.3.1.2b 功率輸出正壓電路的輸入對輸出模擬結果 71
圖4.3.1.2c 功率輸出負壓電路 72
圖4.3.1.2d 功率輸出正壓電路的輸入對輸出模擬結果 73
圖4.3.2 V/I Measurement Circuit 功能組成方塊圖 74
圖4.3.2.1a TI INA138 電流轉電壓轉換電路 75
圖4.3.2.1b 負電流/電壓轉換電路 76
圖4.3.2.2 電壓倍率縮小電路 77
圖4.3.2.3 類比多工器與AD Converter的功能整合 77
圖4.3.2.4aa 正電源過載保護電路 78
圖4.3.2.4ab 4 顆包裝的LM393開集極輸出比較器其中單顆結構圖 79
圖4.3.2.4b 負電源過載保護電路 79
圖4.3.3a TFT/VCOM Control Circuit 80
圖4.3.3b TFT/VCOM Control Circuit輸入訊號變化對輸出訊號波形圖 81
圖4.3.4a AD5321數位電阻功能方塊圖 82
圖4.4.4b AD5321數位控制值與阻值關係圖 82
圖4.3.4c STN Bias Control Circuit 84
圖4.3.4d 正壓工作模式時的輸入控制信號對輸出波形 85
圖4.3.4e 負壓工作模式時的輸入控制信號對輸出波形 85
圖4.3.5 Buzzer驅動電路 86
圖4.4 User Control Box實體照片 86
圖4.5 Connection board硬體實體圖 87
圖4.6 Power_IO_Combination board 88
圖4.7 Adaptor Board 88
圖4.8.1a 類比與數位元件擺置應予區隔示意圖 89
圖4.8.1b 類比與數位訊號走線減少跨越示意圖 90
圖4.8.2a 佈局較佳的角度示意圖 91
圖4.8.2b 數位與類比混合電路接地佈局原則(一) 92
圖4.8.2c 數位與類比混合電路接地佈局原則(二) 92
圖4.8.3 避免電容效應產生 93
圖4.8.4a 縮短晶體震盪器與FPGA Layout距離 94
圖4.8.4b 高速IC 周圍的去耦合電容 95
圖5.1.1a PC端之待測LCM參數燒錄程式基本動作流程 96
圖5.1.1b EPSON設計之13A04參數設定軟體 97
圖5.1.1c EPSON 13A04參數設定軟體 產出的 .csv檔內容 97
圖5.1.1d EPSON 13A04軟體工具轉出的.csv內容進行編排整理結果 98
圖5.1.1e LCM參數設定用使用者介面(可程式電源相關設定畫面) 98
圖5.1.1f LCM參數設定用使用者介面(13A04參數檔案載入用畫面) 99
圖5.1.1g 串列Flash ROM燒錄後儲存資料屬性相對於記憶體位置的圖示 99
圖5.1.2 NiosII控制軟體概念流程圖 100
圖6.1 五個不同型態的待測LCM 102
圖6.2.1a-1 LCM A測試配置實況 103
圖6.2.1a-2 LCM A FRC Interface顯示畫面 103
圖6.2.1a-3 LCM A測試時之User Control Box電壓/電流顯示畫面 103
圖6.2.1b-1 LCM B測試配置實況 104
圖6.2.1b-2 LCM B FRC Interface顯示畫面 104
圖6.2.1b-3 LCM B測試時之User Control Box電壓/電流顯示畫面 104
圖6.2.1c-1 LCM C測試配置實況 105
圖6.2.1c-2 LCM C FRC Interface顯示畫面 105
圖6.2.1c-3 LCM C測試時之User Control Box電壓/電流顯示畫面 105
圖6.2.1d-1 LCM D測試配置實況 106
圖6.2.1d-2 LCM D FRC Interface顯示畫面 106
圖6.2.1d-3 LCM D測試時之User Control Box電壓/電流顯示畫面 106
圖6.2.1e-1 LCM E測試配置實況 107
圖6.2.1e-2 LCM E FRC Interface顯示畫面 107
圖6.2.1e-3 LCM E測試時之User Control Box電壓/電流顯示畫面 107
圖6.2.1f-1 Altera FPGA EP1C20F4007 Nios Development Kit 108
圖6.2.1f-2 LCM F 240W(RGB)X320H I80 I/F TFT LCM的FPGA Development Kit Based驅動功能驗證 108
圖6.2.2 Fluke187 True RMS值電表 110

表目錄
表4.3.1 中小尺吋LCM所需之供應電源調查統計表 67
表6.1 五款LCM基本規格及電源配置參數表 102
表6.2.2a 五款LCM預設值與實測User Control Box顯示讀值誤差統計 109
表6.2.2b 五款LCM測試時,User Control Box顯示的電壓/電流讀值 110
表6.2.2c 五款LCM測試時,外接Fluke True RMS值電表實測電壓/電流讀值 110
表6.2.2d 五款LCM測試時,User Control Box顯示讀值與外接電表間之量測誤差統計 111

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